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Le familiarisé de lecteurs avec TSMC devrait savoir que le géant de fonderie a combiné ses produits d'emballage 2.5D et 3D au-dessous d'une marque - « le tissu 3D ». Comme ils prévoient, les futurs clients poursuivront les deux options pour fournir l'intégration dense et hétérogène d'au niveau système fonction-pour l'exemple, l'ensemble 3D vertical « d'entrée » combiné avec l'intégration de 2.5D de « partie postérieure ».

Techniquement, l'intégration 2.5D d'un SoC avec une haute pile de HBM de mémoire de la largeur de bande « 3D » est déjà un produit combiné. Comme montré ci-dessus, TSMC envisage une combinaison plus riche des topologies à l'avenir, combinant 3D SoIC avec 2.5D CoWoS/information en tant qu'élément d'une conception de système hétérogène très complexe.
Comme avec les démonstrations de technologie transformatrice à l'atelier, la mise à jour de la technologie du conditionnement est très simple - elle montre le succès de sa feuille de route et doit seulement être continuée à s'exécuter, là sont plusieurs secteurs spécifiques qui représentent de nouvelles directions que nous accentuerons ci-dessous.
De la note particulière est l'investissement de TSMC dans une installation avancée d'intégration de systèmes qui soutiendra des produits du tissu 3D, fournissant de pleines capacités de fabrication d'assemblée et d'essai. Selon TSMC, on s'attend à ce que l'usine avancée entièrement automatisée d'emballage du tissu 3D du monde d'abord dans Zhunan commence la production dans la deuxième moitié de cette année.
Pourquoi foyer sur l'emballage avancé
Dans chacun à compréhension cohérente, TSMC est engagée réellement dans les affaires de fonderie. Mais entrant dans le nouveau siècle, si c'est TSMC, Samsung ou même Intel, toute la prise a avancé l'emballage comme centre important du travail de la société. dans les résultats.
Comme rapporté par semiwiki, la loi de Moore n'est plus rentable pour beaucoup d'autres demandes, particulièrement d'intégrer des fonctions hétérogènes, telles que les modules de Multi-puce (MCM) et le système dans la petite gorgée de paquet, technologie etc. la « Moore que Moore » a émergé comme alternative à intégrer beaucoup de logique et mémoire, analogue, MEMS, etc. dans une solution (de sous-système). Cependant, ces méthodes sont toujours très client-spécifiques et prennent une importante quantité de temps et de coût d'élaboration.
Regardant l'histoire du développement de puce, en fait, le concept de l'emballage avancé a existé pendant des décennies. La compromission en assemblant différentes et avancées puces dans un paquet est une manière d'avancer la conception de circuit intégré. Aujourd'hui, ce concept désigné parfois sous le nom de l'intégration hétérogène. Néanmoins, dû pour coûter des raisons, l'emballage avancé est principalement employé dans des applications à extrémité élevé et orientées créneau.
Mais cela peut bientôt changer. Puisque la graduation d'IC est la manière traditionnelle d'avancer des conceptions, elle rétrécit les différentes fonctions de puce à chaque noeud et les emballe sur une puce monolithique. Cependant, la graduation d'IC est devenue trop chère pour beaucoup, et les avantages par noeud diminuent.
Tandis que le mesurage reste une option pour de nouvelles conceptions, l'industrie recherche des solutions de rechange, y compris l'emballage avancé. Ce qui a changé est que l'industrie développe de nouveaux types d'empaquetage avancés ou technologies existantes de élargissement.
La motivation derrière l'emballage avancé demeure la même. Plutôt que fourrent toutes les fonctions de puce sur la même puce, les décomposent et les intégrer en paquet simple. On dit que ceci réduit des coûts et fournit de meilleurs rendements. Un autre but est de garder les puces près de l'un l'autre. Beaucoup de paquets avancés apportent la mémoire plus près du processeur, laisser plus à accès rapide aux données avec la latence inférieure.
Il semble simple, mais voici quelques défis. En outre, il n'y a pas un seul type de paquet qui répond à tous les besoins. En réalité, les clients de puce font face à une grande variété d'options. Parmi eux : Sortance (intégrée meurent et les composants dans l'emballage niveau de la gaufrette), 2.5D/3D (puces placées côte à côte ou sur l'un l'autre dans un paquet) et 3D-IC : (empilant la mémoire sur la mémoire, l'empilant sur la logique ou logiquement empilant la logique) devient trois choix communs.
En outre, l'industrie poursuit également un concept appelé Chiplets, qui soutient la technologie 2.5D/3D. L'idée est que vous avez un choix des puces ou des chiplets modulaires dans la bibliothèque. Ils sont alors intégrés dans un paquet et reliés utilisant un plan d'interconnexion de matrice-à-matrice.
Du côté de TSMC, afin de satisfaire la demande du marché des solutions de empaquetage d'IC de nouvelle multi-puce, ils fonctionnent également avec leurs associés d'OIP pour développer des technologies du conditionnement avancées d'IC pour fournir les solutions économiques pour l'intégration au delà de la loi de Moore.
En 2012, TSMC, avec Xilinx, a présenté plus grand FPGA alors, se composant de quatre 28 puces identiques de nanomètre FPGA a monté côte à côte sur une interposition de silicium. Elles ont également développé des vias d'à travers-silicium (TSVs), des microbumps, et des re-distribution-couches (RDLs) pour relier ensemble ces blocs constitutifs. Basé sur sa construction, TSMC a appelé la solution CoWoS (Puce-sur-Gaufrette-sur-substrat) d'emballage de circuit intégré. Cette technologie du conditionnement basée sur bloc et EDA-permise est devenue le standard de l'industrie de facto pour des conceptions performantes et de haute puissance.
TSMC a annoncé la technologie de l'information (technologie intégrée de sortance) en 2017. Il emploie le film de polyamide pour remplacer l'interposition de silicium dans CoWoS, réduisant de ce fait le prix de revient unitaire et la taille de paquet, les deux critères importants pour le succès des applications mobiles. TSMC a embarqué de nombreuses conceptions de l'information pour des smartphones.
TSMC a présenté la technologie de système-sur-un-puce (SoIC) en 2019. Avec l'équipement (ouvrier) d'entrée, TSMC peut être très avec précision aligné et alors des conceptions de compression-lien utilisant beaucoup de protections étroites d'en cuivre de lancement pour réduire au minimum plus loin le facteur de forme, relier ensemble la capacité et la puissance.
Ces deux technologies se sont graduellement transformées en le tissu 3D d'aujourd'hui.
Les plus défuntes mises à jour pour 2022
Comme montré ci-dessus, selon les la prévisions de TSMC, leurs technologies du conditionnement ayez maintenant 2.5D et 3D. Jetons un coup d'oeil à leur 2.5D. Selon des rapports, TSMC a maintenant deux types de technologies du conditionnement 2.5D - « puce-sur-gaufrette-sur-substrat » (CoWoS : le puce-sur-gaufrette-sur-substrat) et « a intégré la sortance » (l'information : sortance intégrée). (Note qui dans l'image ci-dessus, quelques produits de l'information sont représentées en tant que « 2D » par TSMC.)
Un mouvement principal pour les deux technologies est l'expansion continue de la taille maximum de paquet afin d'intégrer plus de matrices (et piles de HBM). Par exemple, la fabrication d'une couche d'interconnexion sur une interposition de silicium (CoWoS-S) exige des expositions-le lithographiques multiples « piquantes » que le but est d'augmenter la taille d'interposition par un multiple de la taille maximum de réticule.
Regardant le premier CoWoS, TSMC CoWoS a été augmenté pour offrir trois technologies différentes d'interposition (« gaufrettes » dans CoWoS), selon des rapports :
1. CoWoS-S : Selon TSMC, en ce mode de empaquetage, une interposition de silicium est utilisée, basé sur le traitement existant de couche de lithographie et de redistribution de silicium
▪le ️ a commencé la production en série depuis 2012, jusqu'ici plus de 100 produits ont été fournis à plus de 20 clients
▪l'interposition de ️ intègre les condensateurs incorporés de « fossé »
▪taille maximum de réticule du ️ 3x à l'étude – soutient des configurations de conception avec 2 grand 8 de mémoire HBM3 piles de SoCs et, et eDTC1100 (1100nF/mm ** 2)
2. CoWoS-R : En ce mode de empaquetage, une interposition organique est utilisée pour réduire le coût
▪️ jusqu'à 6 couches de redistribution d'interconnexion, 2um/2um L/S
▪la taille de masque du ️ 4x, soutient un SoC et 2 piles HBM2 en paquet de 55mmX55mm ; la taille de masque 2.1X est à l'étude, 2 SoCs et 2HBM2 en paquet de 85mmX85mm
3. CoWoS-L : Emploie le petit silicium « ponts » insérés dans les interpositions organiques pour la haute densité relie ensemble entre adjacent meurent des bords (le lancement de 0.4um/0.4um L/S)
▪la taille de réticule du ️ 2X soutient 2 SoCs 2023 avec 6 piles HBM2) ;
▪taille de réticule du ️ 4X à l'étude pour soutenir 12 piles HBM3 (2024)
TSMC a souligné qu'ils fonctionnent avec le groupe de normes de HBM sur la configuration physique exigée pour l'interconnexion HBM3 pour l'exécution de CoWoS. (Pour des définitions de pile, la norme HBM3 semble avoir identifié ce qui suit : Capacité 4GB (4 matrices 8Gb) à 64GB (16 matrices 32Gb) ; 1024 ont mordu l'interface de signalisation ; jusqu'à la largeur de bande 819GBps.) Ces configurations prochaines de CoWoS ont les piles HBM3 multiples fourniront la capacité de stockage et la largeur de bande énormes.
En plus, en prévision de la consommation de puissance plus élevée dans des conceptions prochaines de CoWoS, TSMC étudie les solutions de refroidissement appropriées, y compris le matériel thermique amélioré d'interface (TIM) entre la puce et le paquet, et la transition du refroidissement à l'air au refroidissement d'immersion.
Après présentation de CoWoS, regardons sa technologie du conditionnement de l'information.
On le comprend que cette technique de empaquetage encapsule la matrice dans une « gaufrette » époxyde après orientation (face dessous) précise sur un transporteur provisoire. Une couche d'interconnexion de redistribution est ajoutée à la surface reconstruite de gaufrette. Les bosses de paquet sont alors reliées directement à la couche de redistribution.
Selon TSMC, le paquet de la société a plusieurs topologies d'InFO_PoP, d'InFO_oS et d'InFO_B.
Suivant les indications de la figure ci-dessous, InFO_PoP représente une configuration de paquet-sur-paquet, se concentrant sur l'intégration du paquet de DRACHME avec la puce de logique sous-jacente. Les bosses sur la matrice de dessus des vias de l'information d'utilisation de DRACHME (TIVs) pour atteindre la couche de redistribution.

TSMC a indiqué qu'InFO_PoP est principalement employé pour les plates-formes mobiles, et depuis l'entrevue en 2016, l'expédition des puces en ce paquet a dépassé 1,2 milliards. Selon TSMC, en mode actuel d'InFO_PoP, son paquet de DRACHME est pour concevoir en fonction du client, ainsi il peut seulement être fabriqué chez TSMC. À cet effet, TSMC développe une topologie alternative d'InFO_B qui ajoute un paquet existant de la DRACHME (LPDDR) sur le dessus et permet aux fabricants de contrat externes de fournir l'assemblée.
InFO_oS (sur-substrat) peut encapsuler les matrices multiples, et la couche de redistribution et ses microbumps sont reliés au substrat par TSVs.
C'est une technologie qui a été dans la production pendant plus de 5 années et est concentrée sur des clients de l'HPC. Des détails techniques, le paquet a 5 couches de RDL sur le substrat avec 2um/2um L/S. Ceci permet au substrat de réaliser une plus grande taille de paquet, actuellement 110mm x 110mm. Selon TSMC, la société prévoira de fournir à l'avenir - un lancement plus de grande taille de bosse de 130um C4
Quant à InFO_M, c'est un remplacement pour InFO_oS avec les matrices multiples de paquet et couches de redistribution sans substrat supplémentaire + TSV (capables de < 500mm=""> après présenter l'emballage du 2.5D de TSMC, nous entrons dans leur monde de l'emballage 3D. Parmi eux est une technologie du paquet-sur-paquet 3D a appelé Information-3D, qui utilise les puces microbumped verticalement intégrées avec des couches et des TIVs de redistribution, avec un foyer sur les plates-formes mobiles.

Comme montré, TSMC a également une famille plus avancée des paquets vertical-matrice-empilés de la topologie 3D connus sous le nom de « systèmes sur les puces intégrées » (SoICs). Il utilise la liaison de cuivre directe entre les matrices pour obtenir un lancement très bon.
Selon TSMC, la société a deux produits de SoIC - « gaufrette-sur-gaufrette » (wow) et « puce-sur-gaufrette » (VACHE). La topologie de wow intègre un SoC complexe meurent sur la gaufrette, fournissant une structure profonde du condensateur de fossé (DTC) pour le découplage optimal. Des piles plus générales SoC multiple d'une topologie de VACHE meurt.
Des technologies transformatrices appropriées à l'assemblée de SoIC sont montrées dans la table ci-dessous.

Selon TSMC, l'appui de conception du 3DFabric de la société inclut également 3Dblox. Suivant les indications du coin supérieur droit de l'image du tissu 3D ci-dessus, TSMC envisage une exécution complexe de conception de système-dans-paquet combiner la technologie 3D SoIC et 2.5D.

Car mentionné ci-dessus, cet écoulement de conception est très complexe et les écoulements exige thermique avancé, la synchronisation et de SI/PI analyse (qui peuvent également manipuler les volumes modèles de données). Pour soutenir le développement de ces conceptions au niveau système, TSMC a collaboré avec des fournisseurs d'EDA sur trois initiatives principales d'écoulement de conception :
Le premier des ces inclut l'utilisation des méthodes à grain fin plus à gros grain pour l'analyse thermique améliorée.

En second lieu, les géants de TSMC et d'EDA collaborent également sur l'analyse de synchronisation statique hiérarchique. Laissez un simple mourir pour être représenté par un modèle abstrait pour réduire la complexité de l'analyse de données multi-corne.

En conclusion, TSMC et le géant d'EDA ont également coopéré avec la fille idiote de séparation d'entrée de conception. 2 pour aider à accélérer la division d'entrée de conception des systèmes complexes, TSMC a également mis en application un programme appelé le « 3Dblox. »

Selon TSMC, le but du plan de la société est de décomposer le système de conditionnement physique entier en composants modulaires et puis de les intégrer. Comme montré, les catégories de module du programme sont : bosses/liens, vias, chapeaux, interpositions et matrice.
Avec ce programme, ces modules seront intégrés technologie dans tout du conditionnement de SoIC, de CoWoS ou d'information.
De la note particulière est que TSMC travaille à permettre à des conceptions du tissu 3D d'utiliser un grand choix d'outils d'EDA - c.-à-d., utilisant un outil de vendeur d'EDA pour remplir la conception physique et (potentiellement) utilisant un produit différent de vendeur d'EDA pour soutenir l'analyse de synchronisation, analyse d'intégrité du signal/intégrité de puissance, analyse thermique.
3Dblox semble avoir pris le concept des « écoulements de référence » pour SoCs au prochain niveau, avec TSMC conduisant l'interopérabilité entre les modèles de données de vendeur d'EDA et les formats. la capacité globale de l'écoulement 3Dblox's sera disponible dans Q3 2022. (Le préliminaire étape-qu'est, cheminement automatique des signaux de redistribution Information-sera allumé la première caractéristique à libérer.)
Clairement, en raison de la croissance prévue 2.5D et 3D des configurations, TSMC investit fortement au développement des technologies de empaquetage avancé et (en particulier) aux nouvelles installations industrielles. La transition du HBM2/2e à la pile de mémoire HBM3 apportera les avantages considérables de représentation aux conceptions de système utilisant la technologie de CoWoS 2,5. Les clients mobiles de plate-forme augmenteront la diversité des conceptions de la multi-puce de l'information. L'adoption des conceptions 3DFabric complexes combinant les technologies 3D et 2.5D augmentera assurément aussi bien, accroissant les efforts de TSMC « de modulariser » des éléments de conception pour accélérer le système divisant, et leurs efforts de permettre l'utilisation d'un large éventail d'outils/d'écoulements d'EDA.
Principes fondamentaux de technologie du conditionnement
Selon la définition de TSMC, la puce d'entrée empilant des technologies telles que la vache (puce-sur-gaufrette) et le wow (gaufrette-sur-gaufrette) désigné collectivement sous le nom de « SoIC », c.-à-d., système des puces Integrated. Le but de ces technologies est d'empiler des puces de silicone ensemble sans employer les « bosses » vues en des options principales d'intégration. Ici, la conception de SoIC crée réellement l'interface de collage de sorte que le silicium puisse être placé sur le silicium comme si c'étaient une d'une seule pièce de silicium.
Selon l'introduction officielle de TSMC, la plate-forme de service de SoIC de la société fournit la technologie 3D de empilement entre puces d'entrée innovatrice pour la réintégration de petites puces divisées de la système-sur-puce (SoC). La dernière puce intégrée surpasse le SoC original en termes de performances système. Elle fournit également la flexibilité d'intégrer d'autres fonctions système. TSMC a noté que la plate-forme de service de SoIC adresse les conditions toujours croissantes de calcul, de largeur de bande et de latence dans des applications de nuage, de mise en réseau et de bord. Il soutient les plans de vache et de wow, qui fournissent l'excellente flexibilité de conception en mélangeant et en assortissant différents fonctions de puce, tailles et noeuds de technologie.
Spécifiquement, la technologie de SoIC de TSMC est une méthode très puissante d'empiler les matrices multiples dans « les blocs 3D constitutifs » (aka « 3D Chiplets »).
Aujourd'hui, SoICs sont capable environ de 10 000 relie ensemble par millimètre carré de l'espace entre les puces verticalement empilées. Mais la vue est que ceci développe le travail vers 1 million relie ensemble par millimètre carré. Les enthousiastes 3D-IC avaient recherché une méthode d'emballage d'IC qui permet une telle amende relie ensemble, plus loin réduisant le facteur de forme, enlevant des limitations de largeur de bande, simplifiant la gestion thermique dans des piles de matrice, et l'intégration grande, les systèmes fortement parallèles dans elles.
Selon TSMC, un des avantages de SoIC est sa représentation thermique. Cependant, le du côté incliné de ces technologies de SoIC est que les conceptions empilées doivent être conçues en même temps que l'un l'autre. Pourtant technologie microbumping telle que des travaux d'EMIB d'une manière dont peut techniquement relier une série de puces ensemble. Avec des technologies de SoIC comme la VACHE et le WOWO, la conception est fixée dès le début.
Toujours, TSMC est désireux pour améliorer sa puce de SoIC empilant des capacités. Selon la planification de TSMC, c'est une technologie clé pour leur intégration tournée vers l'avenir, qui dépasse l'exécution passée de l'interposition ou puce empilant, parce qu'elle permet à des puces de silicone d'être empilées sans n'employer aucune micro-bosse, mais la couche en métal du silicium est alignée et directement collée sur la puce de silicone.
Une autre solution relativement simple dans l'emballage est de relier deux puces de silicone en un paquet. Typiquement, ceci est fait avec deux gaufrettes de silicium côte à côte, avec les connexions multiples. La plupart de familier aux la plupart est la méthode d'interposition, qui place un grand morceau de silicium sous toutes les matrices reliées ensemble, et est une méthode d'acheminement plus rapide que simplement étendant les traces par le paquet de carte PCB.
De même, une autre approche est d'enfoncer une interposition dans la carte PCB juste pour relier un détail meurent à l'autre (est ce ce qu'Intel appelle son pont d'interconnexion de Multi-matrice ou EMIB incorporé).
Le tiers est empilement de verticale direct de matrice-à-matrice, cependant, en raison de l'utilisation des microbumps entre les deux gaufrettes de silicium, c'est différent de l'exécution de SoIC mentionnée au-dessus de - le SoIC emploie le collage. Pratiquement toutes les réalisations dans les produits de TSMC au second semestre sont basées sur des microbumps, pendant que ceci tient compte d'un meilleur mélange et l'assortiment des scénarios entre différentes puces après chaque puce est fabriqué, mais n'obtiennent pas la densité qui des offres de SoIC ou avantage de puissance.
C'est pourquoi il a appelé l'encapsulation avancée de « courrier-segment ». C'est comment GPUs avec des capacités de HBM sont mis en application.
Beaucoup HBM a permis GPUs ont un GPU meurent, plusieurs matrices de HBM, tout placées sur une interposition. GPUs et HBMs sont faits par différentes sociétés (et même HBMs différent peut être employé), et des interpositions de silicium peuvent être faites ailleurs. Cette interposition de silicium peut être passive (ne contient aucun logique, juste cheminement de matrice-à-matrice) ou en activité, et peut être conçue pour de meilleures interconnexions de réseau entre les puces si désirée, bien que ceci signifie que l'interposition consomme la puissance.
La stratégie comme GPU de l'interposition de TSMC s'est appelée CoWoS (puce-sur-gaufrette-sur-substrat) dans le passé. En tant qu'élément de 3DFabric, CoWoS a maintenant trois variantes, divisées par exécution :

La norme que chacun est familiarisée avec s'appelle CoWoS-S, où S représente l'interposition de silicium. La limitation de CoWoS-S est la taille de l'interposition, l'arrêt est habituellement basé sur une fabrication 65nm de processus ou semblable. Puisque les interpositions sont les gaufrettes de silicium monolithiques, elles doivent être fabriquées pareillement, et car nous entrons dans l'ère de chiplet, des clients sont une demande plus grande et de plus grandes interpositions, qui signifie TSMC doivent pouvoir les fabriquer (et fournir les rendements élevés).
Des puces traditionnelles sont limitées par la taille du réticule, une limitation fondamentale à l'intérieur de la machine, la taille d'une une couche qui peut « être imprimée » sur un exemple simple. Pour permettre les produits de taille d'un réticule, TSMC avait développé la technologie de taille multi d'interposition pour rendre ces produits plus grands. Basé sur la propre feuille de route de TSMC, nous nous attendons à ce que les réalisations de CoWoS en 2023 soient environ quatre fois plus grands que le réticule, laissant plus que 3000mm2 de silicium actif de logique par produit.
Le dossier d'information permet à la puce « d'éventer » pour ajouter les connexions supplémentaires au delà du plan d'étage standard de SoC. Ceci signifie que tandis que le secteur de logique de puce peut être petit, la puce est plus grande que le circuit logique pour adapter à toutes les connexions nécessaires de goupille-. TSMC a offert l'information depuis de nombreuses années, mais avec le soutien de 3DFabric, il offrira maintenant différents types de relatif à l'information à la connectivité de dans-paquet.
La technologie du conditionnement de TMSC peut également être combinée dans le même produit. En mettant en application les deux emballage d'entrée (SoIC) et de partie postérieure (l'information), catégories de produit nouveau peut être fabriqué. La société a fait une maquette comme ceci :

Sur le visage de celui-ci, TSMC offrira des clients plus empaquetant des options dans les années à venir. Leur concurrent principal dans ce secteur semble être Intel, qui a pu mettre en application son EMIB et technologies de Foveros dans quelques produits actuels et quelques produits prochains. TSMC tirera bénéfice du travail avec plus de projets et de clients.