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HOREXS est un du manfuacturer célèbre de carte PCB de substrat d'IC EN CHINE, presque de la carte PCB emploie pour le paquet d'IC/examine, assemblée d'IC.

Les maisons de empaquetage préparent leurs paquets avancés de la deuxième génération d'IC, préparant le terrain vers de nouvelles et innovatrices conceptions de circuit intégré au niveau système.

Ces paquets incluent de nouvelles versions des technologies 2.5D/3D, des chiplets, de la sortance et même de l'emballage de gaufrette-échelle. Un type donné de paquet peut inclure plusieurs variations. Par exemple, les vendeurs développent de nouveaux paquets de sortance utilisant des gaufrettes et des panneaux. On combine la sortance avec des ponts en silicium.

C'est un paysage embrouillant avec une pléthore de mots à la mode et de trop d'options. Néanmoins, quelques nouvelles technologies construisent, alors que d'autres sont toujours dans le laboratoire. Certains ne le feront jamais hors du laboratoire dû aux raisons techniques et de coût.

L'emballage avancé n'est pas nouveau. Pendant des années, l'industrie avait assemblé les matrices complexes dans un paquet. Dans juste un exemple, un vendeur intégrera ASIC et une pile de DRACHME dans un paquet avancé, qui amplifie la largeur de bande de mémoire dans les systèmes. Généralement, paquets avancés bien que, ces et autres soient principalement employés pour des applications plus à extrémité élevé et orientées créneau devant coûter.

Récemment, bien que, l'industrie ait regardé l'emballage avancé comme plus d'option de courant principal pour des conceptions de circuit intégré. Traditionnellement, pour avancer une conception, l'industrie développe ASIC ou une système-sur-un-puce (SoC). Pour ceci, vous rétrécissez différentes fonctions à chaque noeud et les emballez sur un monolithique mourez. Mais cette approche devient plus complexe et chère à chaque noeud. Tandis que certains continueront à suivre ce chemin, beaucoup recherchent des solutions de rechange comme l'emballage avancé.

Ce qui est différent est que les vendeurs sont de nouveaux et plus capables paquets de se développer. Dans certains cas, ces paquets avancés imitent même un SoC traditionnel avec des coûts inférieurs. Une partie appelle ces « SoCs virtuel. »

« Depuis de nombreuses années, le chemin primaire de l'industrie pour la fonctionnalité et la représentation accrues a été graduation de noeud basée sur l'intégration de SoC, » a dit Eelco Bergman, directeur supérieur des ventes et du développement des affaires à ASE. « Maintenant, par l'industrie se déplaçant au delà de 16nm/14nm, nous commençons à voir plus d'intérêt pour la désagrégation de matrice, si elle est des raisons pour des raisons de rendement et de coût, des raisons fonctionnelles d'optimisation, ou d'IP réutilisation. La division d'IC alimente le besoin d'intégration hétérogène. Cependant, plutôt que cette intégration ayant lieu au niveau de SoC, elle maintenant est conduite par technologie du conditionnement et sa capacité de créer SoCs virtuel hors des morceaux disparates de silicium. »

En attendant, aux composants électroniques d'IEEE et à la conférence récents de technologie (ECTC), aussi bien que d'autres événements, maisons de empaquetage, organismes de R&D et universités a présenté un grand nombre de papiers, fournissant une crête de mouchard de ce qui est prochain dans l'emballage avancé. Ils incluent :

SPIL, une partie d'ASE, a décrit une technologie de sortance utilisant des ponts en silicium. La sortance est employée pour intégrer des matrices dans un paquet, et les ponts fournissent les connexions d'une meurent à l'autre.

TSMC a révélé plus de détails au sujet de sa technologie d'intégration 3D. Une version entrelace la mémoire et la logique dans une architecture 3D à gradins pour des applications de calcul de dans-mémoire.

GlobalFoundries a présenté un papier sur l'emballage 3D utilisant de nouvelles techniques de collage. D'autres fonderies travaillent à lui, aussi bien.

Le MIT et le TSMC ont présenté des papiers sur l'emballage de gaufrette-échelle.

Généralement, ce sont plus les types traditionnels de paquet. Beaucoup de ces derniers permettre de soi-disant chiplets. Chiplets ne sont pas un type d'empaquetage, en soi. Au lieu de cela, ils font partie d'une architecture de multi-tuile. Avec des chiplets, un fabricant de circuits intégrés peut avoir un menu des matrices modulaires, ou des chiplets, dans une bibliothèque. Les clients peuvent mélange-et-match les chiplets et les relier utilisant un plan d'interconnexion de matrice-à-matrice. Chiplets a pu résider dans un type existant de paquet ou une nouvelle architecture.

Fabrication des fan-sorties

L'emballage d'IC est une part importante du processus de semi-conducteur. Fondamentalement, après qu'un fabricant de circuits intégrés traite une gaufrette dans un ouvrier, les matrices sur la gaufrette sont découpées et intégrées dans un paquet. Un paquet encapsule la puce, l'empêchant d'être endommagé. Il fournit également les connexions électriques du dispositif au conseil.

Il y a une pléthore de paquet saisit le marché et chacun est adapté pour une application spécifique. Une manière de segmenter le marché de empaquetage est par le type d'interconnexion, qui inclut le wirebond, la secousse-puce, l'emballage niveau de la gaufrette (WLP) et les vias d'à travers-silicium (TSVs). Interconnects sont employées pour relier une matrice à un autre. TSVs ont les comptes d'entrée-sortie les plus élevés, suivis de WLP, de secousse-puce et de wirebond.

Fig. 1 : Technologie de paquet contre l'application. Source : ASE

Quelques 75% à 80% de paquets d'aujourd'hui sont basés sur la liaison de fil, qui est une technologie plus ancienne, selon TechSearch. Développé pendant les années 1950, un bonder de fil pique une puce à une autre puce ou substrat utilisant les fils minuscules. La liaison de fil est employée pour les paquets bons marchés de legs, paquets de milieu de gamme et la mémoire meurent en empilant.

la Secousse-puce est une autre interconnexion populaire utilisée pour un certain nombre de types de paquet. Dans la secousse-puce, une mer des bosses de cuivre minuscules sont formées sur une puce utilisant le divers équipement. Le dispositif est renversé et monté sur un distinct mourez ou embarquez. Les bosses débarquent sur les protections de cuivre, formant une connexion électrique.

WLP, en attendant, empaquette les matrices tandis que dans un format comme une gaufrette. Les deux types principaux de paquets de WLP sont les paquets de puce-échelle (CSP) et la sortance. CSP est parfois connu comme entrance.

Des paquets d'entrance et de sortance sont employés dans les applications du consommateur, industrielles et mobiles. La sortance est considérée un paquet avancé. Dans un exemple de sortance, une DRACHME meurent est empilée sur une puce de logique dans le paquet.

« L'emballage avancé est une large suite des technologies qui nous permet de rétrécir le paquet, » a dit Cliff McCold, un scientifique de recherches chez Veeco, dans une présentation à ECTC. « (emballage niveau de la gaufrette) nous permet d'établir de plus petits rapports bidimensionnels qui redistribuent la sortie du silicium meurent à un plus grand secteur, permettant une densité plus élevée d'entrée-sortie, une largeur de bande plus élevée et une plus haute performance pour les dispositifs modernes. Un inconvénient de l'emballage niveau de la gaufrette est qu'il est plus coûteux que la liaison de fil. Mais d'une manière primordiale, il permet de plus petits paquets et de plus petits dispositifs qui sont critiques pour les périphériques mobiles modernes comme des smartphones. »

Généralement, dans l'écoulement de sortance, une gaufrette est traitée dans un ouvrier. Les puces sur la gaufrette sont découpées et placées dans une structure comme une gaufrette, qui est remplie de composé époxyde de moule. Ceci s'appelle une gaufrette reconstituée.

Puis, utilisant la lithographie et tout autre équipement, les couches de redistribution (RDLs) sont formées dans le composé. RDLs sont les lignes ou les traces de cuivre de connexion en métal qui relient électriquement une part du paquet à l'autre. RDLs sont mesurés par la ligne et l'espace, qui se rapportent à la largeur et au lancement d'une trace en métal.

Il y a plusieurs défis avec la sortance. Pendant l'écoulement, la structure comme une gaufrette est à halage enclin. Puis, quand les matrices sont enfoncées dans le composé, elles tendent à se déplacer, entraînant un effet non désiré appelé meurent décalage. Ceci effectue le rendement.

À ECTC, sur l'innovation a présenté un papier sur une technologie qui pourrait atténuer pour mourir décalage. Sur décrit une méthode de correction de rapport optique et de thêta de site-par-site en ajustant la position de mandrin de réticule en lithographie de pas. Potentiellement, la technologie a pu corriger des erreurs de rapport optique jusqu'à +/- 400ppm, et des erreurs de thêta jusqu'à +/- 1.65mrad.

Il y a d'autres questions. Des lignes plus fines et des espaces de RDL réduisent les Cd pour les interconnexions ou des vias dans les couches. Ainsi dans l'écoulement, un outil de lithographie doit modeler de plus petits vias, qui présente quelques défis de CD.

Pour aborder ces questions, Veeco et Imec ont présenté un papier à ECTC au sujet de détendre les Cd des vias et de créer des vias ovales. « Ce changement de conception améliore de manière significative la distribution d'intensité à la gaufrette l'image qu'aérienne pour par l'intermédiaire, qui augmente la fenêtre de processus efficace, » de McCold de Veeco's a indiquée.

Pour ceci, les chercheurs ont employé Veeco de pas avec une lentille soutenant 0,16 à 0,22 ouvertures numériques (NAS). Longueurs d'onde les d'assistances techniques ligne du je, gh ligne ou ligne de la GHI. Pour cette étude, les chercheurs ont employé ligne du je (365nm) et 0,22 Na.

Plus de fan-sorties

Néanmoins, la sortance gagne la vapeur. Amkor, ASE, JCET, Nepes et TSMC vendent des paquets de sortance. Il y a différentes versions de sortance. Mais dans tous les cas, la sortance élimine le besoin d'interposition utilisée dans les technologies 2.5D/3D. En conséquence, la sortance est censément moins chère.

La sortance est coupée en deux densités et hautes densités camp-standard. Visé pour des téléphones portables et d'autres produits, la sortance de standard-densité incorpore moins de 500 I/Os. La sortance à haute densité a plus de 500 I/Os.

La technologie originale de sortance s'appelle rangée niveau de la gaufrette incluse de boule-grille (eWLB). ASE, JCET et d'autres vendent des paquets d'eWLB de standard-densité, bien que ce marché soit quelque peu statique.

Dans un papier à ECTC, JCET et MediaTek respirent la nouvelle vie dans l'eWLB en présentant des détails au sujet d'une technologie appelée le FOMIP (paquet d'innovation de MediaTek de sortance). Fondamentalement, FOMIP semble être un paquet plus fin d'eWLB de lancement sur un substrat. Le premier FOMIP est apparu en 2018, bien que le travail soit en cours pour développer une version de la deuxième génération.

La technologie suit un écoulement traditionnel de sortance, qui désigné sous le nom d'un puce-premier processus. Également utilisant un processus de secousse-puce, FOMIP se compose des 60μm meurt lancement de protection et 1 couche de RDL avec des lignes de 5μm et des espaces de 5μm.

« On le croit que la technologie de FOMIP peut être encore appliquée à une conception beaucoup plus fine de protection de matrice avec un noeud avancé de silicium, tel que des 40μm meurent lancement de protection avec la conception de 2μm/2μm LW/LS, » a dit Ming-Che Hsieh, un ingénieur technico-commercial à JCET, dans une présentation à ECTC. D'autres ont contribué au travail.

En attendant, les vendeurs continuent à développer de nouveaux paquets à haute densité de sortance. À ECTC, par exemple, ASE a décrit plus de détails au sujet d'une puce-dernière version de son paquet hybride de sortance. Ce paquet, appelé la puce de Fan Out sur le substrat (FoCoS), peut adapter à 8 matrices complexes avec un compte d'entrée-sortie de <4>

ASE offre FoCoS dans un puce-premier processus traditionnel. Dans un puce-dernier écoulement, le RDLs sont développés d'abord, suivi des autres étapes de processus. Les puce-premiers et puce-dernier sont viables et utilisés pour différents applis. « Les puce-dernières augmentations de sortance rapportent, et permettent la fabrication de RDLs ligne fine ; donc, il peut utiliser plus d'entrée-sortie pour des applications à extrémité élevé, » a dit Paul Yang, qui travaille au centre de R&D à ASE, dans un papier. D'autres ont contribué au travail.

ASE a également décrit certaines des questions de fabrication avec la puce-dernière sortance et comment les adresser. Comme indiqué, le halage de gaufrette est problématique et effectue le rendement. Dans certains cas, l'épaisseur et le coefficient de dilatation thermique (CTE) du transporteur en verre sont parmi les questions qui causent le halage.

Pour gagner une analyse dans le halage de gaufrette, ASE a employé une technologie de métrologie avec l'analyse par éléments finis tridimensionnelle. ASE a employé la corrélation d'image numérique (DIC), qui une technique de mesure de non contact qui utilise les caméras multiples. DIC évalue le déplacement et la tension sur des surfaces et des cartes les coordonnées. Utilisant les simulations et le DIC, ASE peut trouver la gamme optima de l'épaisseur de transporteur et du CTE en verre pour améliorer le halage.

En attendant, à ECTC, SPIL, une partie d'ASE, a présenté un papier sur la technologie du pont incluse par sortance (FOEB) pour des chiplets. Utilisé pour des paquets de multi-puce, FOEB est moins cher que 2.5D. « FOEB est un paquet intégré de chiplet qui pourrait intégrer les matrices hétérogènes, telles que GPUs et HBMs, ou les dispositifs intégrés homogènes, » a dit C. Key Chung, un chercheur de SPIL, dans une présentation à ECTC.

Un pont est un morceau minuscule de silicium qui relie un meurent à l'autre dans un paquet. L'exemple le plus notable ici est Intel, qui a développé une technologie de pont en silicium a appelé le pont incorporé d'interconnexion de Multi-matrice (EMIB).

À la différence d'EMIB, qui est une connexion de matrice-à-matrice, les ponts de SPIL sont enfoncés dans les couches de RDL pour relier des matrices. Sans se soucier, des ponts sont placés comme alternative aux paquets 2.5D utilisant des interpositions.

SPIL a développé un véhicule d'essai pour FEOB. Le véhicule intègre ASIC meurent et 4 hautes matrices de mémoire de largeur de bande (HBM). ASIC est au milieu du paquet avec deux HBMs de chaque côté.

Quatre ponts sont enfoncés dans les couches de RDL. Au total, il y a trois couches de RDL. Deux sont 10μm/10μm pour la puissance et la terre, alors qu'on est 2μm/2μm pour la couche de signal. « Ce paquet de chiplet permet près des connexions monolithiques de court-portée entre les matrices. FOEB peut avoir des couches multiples de RDL et les ponts en silicium qui ont une ligne beaucoup plus fine/espace pour des interconnexions, » Chung a dit.

La sortance se déplace d'autres directions. Dans un papier à ECTC, Amkor a décrit un nouveau RDL-premier processus de sortance avec la liaison de puce-à-gaufrette. Puis, en un autre papier, A*STAR a décrit un antenne-dans-paquet de sortance pour 5G.

Déplacement de 2.5D à 3D

À l'à extrémité élevé, l'industrie emploie traditionnellement 2.5D. Dans 2.5D, des matrices sont empilées sur une interposition, qui incorpore TSVs. L'interposition agit en tant que pont entre les puces et un panneau, qui fournit plus d'I/Os et de largeur de bande.

Dans un exemple, un vendeur pourrait incorporer FPGA ou ASIC avec HBM. Dans HBM, des matrices de DRACHME sont empilées sur l'un l'autre. Par exemple, la dernière technologie du HBM2E de Samsung empile la DRACHME de 16 gigabits huit 10nm-class meurt sur l'un l'autre. Les matrices sont reliées utilisant 40 000 TSVs, permettant des vitesses de transfert des données de 3.2Gbps.

2.5D apporte la logique plus près de la mémoire, permettant plus de largeur de bande dans les systèmes. « Traditionnellement, l'intérêt (pour des interpositions) a été dans les graphiques à extrémité élevé, » a dit Walter Ng, vice-président de développement des affaires à UMC. « Maintenant, nous voyons plus d'intérêt pour des solutions d'entreprise de représentation. Nous voyons également l'intérêt pour des secteurs non traditionnels. »

Mais 2.5D est cher et relégué aux applications à extrémité élevé, telles que l'AI, la mise en réseau et les serveurs. Ainsi l'industrie recherche des solutions au delà de 2.5D. La sortance de haute densité est une option. Ceci a moins d'I/Os que le 2.5D, bien qu'il comble l'espace.

3D-ICs présentent une autre option. Un 3D-IC implique une architecture de multi-matrice utilisant les interpositions actives et/ou le TSVs. L'idée est d'empiler la logique sur la mémoire ou la logique sur la logique dans un paquet 3D. GlobalFoundries, Intel, Samsung, TSMC et UMC développent de diverses formes des technologies 3D.

les architectures 3D peuvent être intégrées avec des chiplets. C'est où vous des matrices ou des chiplets de mélange-et-match avec différents noeuds de processus dans un paquet. « Nous sommes juste aux parties de l'approche de chiplet, » a dit Ramune Nagisetty, directeur du processus et de l'intégration de produit à Intel. « Dans les années à venir, nous le verrons augmenter dans les types 2.5D et 3D de réalisations. Nous le verrons augmenter en pile de logique et de mémoire et la logique et l'empilement de logique. »

Aujourd'hui, l'industrie est développante ou embarquante les paquets 2.5D/3D utilisant des plans existants d'interconnexion. Les matrices sont empilées et relié utilisant une technologie d'interconnexion a appelé les microbumps et les piliers de cuivre. Les bosses et les piliers fournissent de petites, rapidement électriques connexions entre différents dispositifs.

Les microbumps/piliers les plus avancés sont les structures minuscules avec un lancement de 40μm. Utilisant l'équipement existant, l'industrie peut mesurer le lancement de bosse probablement à ou près de 20μm. Puis, l'industrie a besoin d'une nouvelle technique, à savoir liaison hybride de cuivre.

Dans la liaison hybride de cuivre, des puces ou les gaufrettes sont collées utilisant un lien de diélectrique-à-diélectrique, suivi d'une connexion métal sur métal. C'est un processus provocant. Les défauts sont parmi les plus grandes questions.

TSMC, en attendant, travaille à une technologie appelée System sur la puce Integrated (SoIC). Utilisant la liaison hybride, la technologie de SoIC de TSMC permet les architectures 3D-like. « Un SoIC a intégré la puce ressemble pas simplement à (un SoC), mais il se comporte comme un SoC dans chaque aspect en termes d'élém. élect. et intégrité mécanique, » a dit C.H. Tung, un chercheur de TSMC.

À ECTC, TSMC a présenté un papier sur une version ultra-haute de densité de SoIC. Cette version permet l'empilement à plusieurs niveaux de la puce 3D, créant ce que TSMC appelle Immersion-dans-mémoire calculant (ImMC). Dans un exemple d'ImMC, un dispositif a pu avoir trois rangées. Chaque rangée a des matrices de logique et de mémoire. Les rangées sont reliées utilisant la liaison hybride.

En attendant, GlobalFoundries travaille également à la liaison hybride de gaufrette, permettant des architectures du fin-lancement 3D. Il a démontré face à face meurent en empilant avec 5.xn--lancements 76m-yyc. Les « futures piles observeront des lancements plus fins à moins de 2μm et différentes conceptions terminales de surface, » a dit Daniel Fisher, ingénieur de empaquetage principal chez GlobalFoundries.

Non toute les action est dans la liaison hybride. À ECTC, le brasseur Science a décrit un matériel de collage permanent avec l'absorption de faible humidité et la stabilité thermique élevée. Les matériaux sont employés pour des applications avancées de liaison de gaufrette.

« Dans le travail actuel, un nouveau matériel permanent de fixation par collage est présenté pour MEMS, le circuit intégré 3D et les applications de empaquetage niveau de la gaufrette, » a dit Xiao Liu, un chimiste supérieur de recherches au brasseur Science, dans une présentation.

Dans l'écoulement de collage de brasseur, un matériel est rotation-enduit sur une gaufrette. La gaufrette est faite cuire au four. Une gaufrette distincte de transporteur est placée sur la gaufrette et traitée à de basses températures. Les deux gaufrettes sont alors collées.

Plus d'emballage

En attendant, AI Cerebras de démarrage a récemment fait des titres quand elle a présenté une technologie utilisant l'intégration de gaufrette-échelle. C'est un dispositif niveau de la gaufrette avec plus de 1,2 transistors trillion.

À ECTC, TSMC a démontré un paquet d'intégration de système de gaufrette-échelle basé sur sa technologie de sortance, l'information appelée. La technologie s'appelle InFO_SoW (Système-sur-gaufrette). « InFO_SoW élimine l'utilisation d'un substrat et la carte PCB par la portion comme transporteur elle-même, » a dit Shu-Rong Chun, l'auteur important dans un papier de TSMC.

Le MIT, en attendant, a décrit les modules supraconducteurs de multi-puce de gaufrette-échelle de 200mm (S-MCM). Ceci est employé pour relier ensemble les puces supraconductrices actives multiples pour les systèmes de traitement cryogéniques de la deuxième génération.

Conclusion

Non toutes les solutions exigeront l'emballage de gaufrette-échelle. Mais clairement, les clients commencent à jeter un coup d'oeil plus dur à l'emballage avancé.

Il y a plus d'innovations que jamais dans l'emballage. Le défi est de trouver le bon paquet au meilleur point des prix. Un des meilleurs avantages de la production de substrat d'IC est le prix, contact bienvenu Horexs pour la fabrication de panneaux de carte PCB de substrat d'IC. (l'article est d'Internet)