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L'industrie de semi-conducteur intensifie ses efforts dans l'emballage avancé, une approche qui devient plus répandue avec de nouvelles et complexes conceptions de circuit intégré.

Les fonderies, l'OSATs et d'autres déroulent la prochaine vague des technologies du conditionnement avancées, telles que 2.5D/3D, chiplets et sortance, et elles développent des technologies du conditionnement plus exotiques qui promettent d'améliorer la représentation, pour réduire la puissance, et améliorent le délai d'arrivée au marché. Chaque type de paquet est différent, avec de divers compromis. Comme avant, l'idée derrière l'emballage avancé est d'assembler les matrices complexes dans un paquet, créant une conception au niveau système. Mais l'emballage avancé relève quelques défis techniques et de coût.

L'emballage avancé n'est pas nouveau. Pendant des années, l'industrie avait assemblé des matrices dans un paquet. Mais des paquets avancés typiquement ont été employés pour des applications plus à extrémité élevé devant coûter.

Aujourd'hui, bien que, l'emballage avancé devienne plus d'alternative viable d'élaborer une conception de circuit intégré complexe pour plusieurs raisons. Typiquement, pour avancer une conception, l'industrie développe une système-sur-un-puce (SoC) utilisant la graduation de puce pour adapter différentes fonctions sur un monolithique simple meurent. Mais la graduation devient plus difficile et chère à chaque noeud, et pas tout tire bénéfice de la graduation.

Exemple : Intel, un partisan à long terme de la graduation de puce, a rencontré plusieurs retards avec son processus 10nm dû à de divers problèmes de fabrication. Intel construit maintenant ses conceptions 10nm, mais il a récemment retardé 7nm parmi des questions de rendement. Tandis que la société se voue elle fixera le problème et continuer sa graduation de puce, elle également protège ses paris en intensifiant ses efforts de empaquetage.

Samsung et TSMC, les deux autres fabricants de circuits intégrés marginaux, se déplacent en avant avec la graduation de puce à 5nm et au-delà. Mais Samsung et TSMC, aussi bien que d'autres fonderies, également augmentent leurs efforts de empaquetage. Et l'OSATs, qui fournit de tiers services d'emballage, continuent à développer de nouveaux paquets avancés.

L'emballage avancé ne résoudra pas chaque problème dans la conception de circuit intégré. La puce mesurant toujours reste une option. Ce qui change, bien que, soit les nouvelles technologies de paquet soient plus concurrentielles.

Le « emballage est vraiment la phase suivante pour accomplir ce qui est nécessaire quand la préférence pour rétrécir le noeud n'est plus l'option claire, » a dit Kim Yess, directeur exécutif des matériaux de WLP au brasseur Science. « Les architectures créatives peuvent permettre la fabrication à fort débit mûre des dispositifs actifs et passifs à empaqueter de telle manière que les résultats de représentation soient plus robustes et aient une coût-de-propriété inférieure. »

Aucun type de paquet ne peut répondre à tous les besoins. « Le choix dépend de l'application, qui dicte à ce que ressembler l'architecture de empaquetage va. Il est tout au sujet de ce que vous voulez que soit la représentation et le facteur de forme que vous avez besoin pour le dispositif d'extrémité, » a oui dit.

Ainsi, les vendeurs développent plusieurs types. Voici certaines des dernières technologies :

ASE et TSMC développent la sortance avec des ponts en silicium. La sortance est employée pour intégrer des matrices dans un paquet, et les ponts fournissent les connexions d'une meurent à l'autre.
TSMC développe des ponts en silicium pour 2.5D, un à extrémité élevé meurent technologie de empilement.
Plusieurs sociétés développent des chiplets, une manière d'intégrer des matrices et de les relier dans un paquet. Intel et d'autres développent nouvelles Spéc. d'interconnexion de matrice-à-matrice pour des chiplets.
Le forum optique d'interconnexion de réseaux (OIF) développe nouvelles Spéc. de matrice-à-matrice pour des chiplets, permettant de nouvelles conceptions de communications.

Pourquoi emballage ?
Pendant des décennies, les fabricants de circuits intégrés ont présenté une nouvelle technologie transformatrice avec plus de densité de transistor tous les 18 à 24 mois. À cette cadence, les vendeurs ont présenté de nouvelles puces basées sur ce processus, permettant des dispositifs avec plus de densité de transistor et de nouveaux produits électroniques avec une plus grande valeur.

Mais il devient plus difficile de maintenir cette formule aux noeuds avancés. Les puces sont devenues plus complexes avec de plus petites configurations, et la conception d'IC et le coût de fabrication ont monté en flèche. En même temps, la cadence pour un noeud entièrement mesuré a prolongé de 18 mois à 2,5 ans ou plus longtemps.

« Si vous comparez 45nm à 5nm, qui se produit aujourd'hui, nous voyons une augmentation 5X de coût de gaufrette. C'est dû au nombre d'étapes de transformation exigées pour faire ce dispositif, » a dit Ben Rathsack, directeur général de vice-président et de député au téléphone Amérique.

En raison des coûts montants de conception, moins vendeurs peuvent se permettre de développer les dispositifs marginaux. Beaucoup de puces n'exigent pas des noeuds avancés.

Mais beaucoup de conceptions exigent toujours des processus avancés. « Si vous aviez suivi la loi de Moore, vous penseriez que la graduation ou l'innovation s'arrêtent. Honnêtement, ce n'est pas vrai. La quantité de dispositifs et comment ils propagent se développent à un taux fort, » Rathsack a dit.

La graduation demeure une option pour de nouvelles conceptions, bien que beaucoup recherchent des solutions de rechange comme l'emballage avancé. « L'élan conduit plus de clients dans plus d'applications pour explorer les solutions de rechange que grand, des solutions de simple-matrice sur le silicium cher de saignement-bord, » a dit Walter Ng, vice-président de développement des affaires à UMC. « Nous toujours nous déplacerons une direction d'avoir besoin de fonctionnalité plus complexe. Cela signifie typiquement de plus grandes puces. Nous avons toujours contrôlé cela avec la capacité d'émigrer au prochain noeud de technologie, qui est venu avec les mêmes défis du coût et de la puissance. Nous sommes au point maintenant où cette capacité commence à n'être plus faisable et les solutions de rechange deviennent doivent. Les solutions de empaquetage avancées, ajoutées aux approches innovatrices d'interconnexion, fournissent certaines de ces alternatives séduisantes. Mais nous devons maintenir dans l'esprit que les sciences économiques de puce impliquées détermineront l'exécution finale. »

Pendant des décennies, l'emballage était une pensée après-coup. Il a simplement encapsulé une matrice. Et dans le courant de fabrication, puces de processus de fabricants de circuits intégrés sur une gaufrette dans l'ouvrier. Puis, les puces sont découpées et assemblées en paquets conventionnels simples.

Les paquets conventionnels sont mûrs et peu coûteux, mais ils sont limités dans la densité électrique de représentation et d'interconnexion. C'est où des ajustements de empaquetage avancés dedans. Il permet une plus haute performance avec plus d'I/Os dans les systèmes.

2.5D contre la sortance
Plusieurs types d'empaquetage avancés sont sur le marché, tel que 2.5D/3D et sortance. Les deux types se déplacent vers plus de fonctions et d'I/Os, matrices de soutien plus grandes et plus complexes.

La sortance est une technologie du conditionnement niveau de la gaufrette, où des matrices sont empaquetées dans une gaufrette. Dans le paysage de empaquetage, ajustements de sortance dans la mi-portée à l'espace à extrémité élevé. Amkor, ASE, JCET et TSMC vendent des paquets de sortance.

Dans un exemple de sortance, une DRACHME meurent est empilée sur une puce de logique dans un paquet. Ceci apporte la mémoire plus près de la logique, permettant plus de largeur de bande.

Les paquets de sortance se composent des matrices et des couches de redistribution (RDLs). RDLs sont le métal de cuivre relie ensemble cela électriquement pour relier une part du paquet à l'autre. RDLs sont mesurés par la ligne et l'espace, qui se rapportent à la largeur et au lancement d'une trace en métal.

La sortance est coupée en deux segments — standard et à haute densité. Visé pour le consommateur et les applications mobiles, la sortance de standard-densité est définie comme paquet avec moins de 500 I/Os et ligne et espace de RDLs plus grands que 8μm. Embrayé pour des applis à extrémité élevé, la sortance à haute densité a plus de 500 I/Os avec la ligne et l'espace de RDLs moins de 8μm.

À l'à extrémité élevé, les vendeurs développent la sortance avec RDLs à la ligne/à espace et à l'au-delà de 2μm. « Pour suivre la largeur de bande d'aujourd'hui et les conditions d'entrée-sortie, les largeurs des raies de RDL et les conditions de lancement se rétrécissent de plus en plus, et sont traités pareillement aux connexions de BEOL utilisant le Damascène de cuivre traitant pour permettre de plus petites largeurs des raies, » a dit Sandy Wen, un ingénieur de processus d'intégration chez Coventor, Lam Research Company, dans un blog.

Pour faire des paquets de sortance, des matrices sont placées dans une structure comme une gaufrette utilisant un composé époxyde de moule. Le RDLs sont formés. Les différentes matrices sont coupées, formant un paquet.

La sortance a quelques défis. Quand les matrices sont placées dans le composé, elles peuvent se déplacer pendant le processus. Cet effet, appelé meurent décalage, peut effectuer le rendement.

En même temps, la sortance a été limitée dans le compte d'entrée-sortie. Maintenant, la sortance à haute densité se déplace vers des comptes plus élevés d'entrée-sortie et envahit le territoire à extrémité élevé tenu par 2.5D.

2.5D est un à extrémité élevé meurt technologie de empilement de paquet. La sortance ne déplacera pas 2.5D. Mais la sortance est moins chère, parce qu'elle n'exige pas une interposition comme 2.5D.

Néanmoins, la sortance à haute densité soutient plus et de plus grandes puces, qui exigent de plus grands paquets. Typiquement, la communauté de empaquetage emploie le terme « réticule » ici. Utilisé dans la production de puce, un réticule ou un masque est un calibre principal d'une conception d'IC. Un réticule peut s'adapter pour mourir des tailles jusqu'au ² approximativement de 858mm. Si la matrice est plus grande, un fabricant de circuits intégrés traitera une puce sur plus d'un réticule.

Par exemple, une grande puce peut exiger deux réticules (taille de réticule 2X). Puis, dans l'écoulement de production, les deux réticules sont développés séparément et ensemble piqués, qui est un processus cher.

TSMC, en attendant, embarque des paquets de sortance avec une taille du réticule 1.5X. « Nous visons pour introduire à une taille du réticule 1.7X dans la production dans Q4 cette année, » a dit Douglas Yu, vice-président d'interconnexion et d'emballage intégrés chez TSMC. « Un réticule 2.5X sera qualifié par Q1 “21. »

De plus grands paquets de sortance donnent à des clients quelques nouvelles options. Disons-vous pour vouloir un paquet avec de la mémoire élevée de largeur de bande (HBM). Dans HBM, des matrices de DRACHME sont empilées sur l'un l'autre, permettant plus de largeur de bande dans les systèmes.

HBM est principalement trouvé en paquets à extrémité élevé 2.5D et chers. Maintenant, avec de plus grandes tailles de paquet, ASE et TSMC développent les paquets moins-chers de sortance qui soutiennent HBM.

Il y a d'autres nouvelles options. ASE et TSMC développent la sortance avec des ponts en silicium. Intel était la première société pour développer des ponts en silicium. Trouvé en paquets à extrémité élevé, un pont est un morceau minuscule de silicium qui relie un meurent à l'autre dans un paquet. Des ponts sont placés comme alternative meilleur marché que les interpositions 2.5D.

Les ponts promettent d'apporter la nouvelle fonctionnalité à la sortance. Par exemple, la sortance traditionnelle de TSMC comporte un lancement de 40μm avec 3 couches de RDL à la ligne/à espace de 2μm-2μm. « La technologie (de pont en silicium de TSMC) peut ramener le lancement local à 25μm pour épargner le secteur de puce. Une ligne et l'espace de RDL à 0.4μm et à 0.4μm fournit une densité beaucoup plus élevée d'interconnexion, » Yu a dit.

2.5D, en attendant, ne part pas. Certains développent des architectures énormes de dispositif avec plus d'I/Os. Pour l'instant, 2.5D est la seule option ici.

Dans 2.5D, des matrices sont empilées sur une interposition, qui incorpore des vias d'à travers-silicium (TSVs). L'interposition agit en tant que pont entre les puces et un panneau, qui fournit plus d'I/Os et de largeur de bande.

Dans un exemple, un vendeur pourrait incorporer FPGA avec quatre cubes en HBM. En un seul cube, la dernière technologie du HBM2E de Samsung empile la DRACHME de 16 gigabits huit 10nm-class meurt sur l'un l'autre. Les matrices sont reliées utilisant 40 000 TSVs, permettant des vitesses de transfert des données de 3.2Gbps.

Comme la sortance, 2.5D augmente également. Par exemple, TSMC développe un pont en silicium pour 2.5D, qui donne à des clients plus d'options. TSMC prépare une version du réticule 1.5X (4 HBMs) avec une taille du réticule 3.0X (8 HBMs) dans la R&D.

Tout dit, 2.5D reste l'option pour l'à extrémité élevé, mais la sortance comble l'espace. Ainsi comment la sortance empile-t-elle contre 2.5D ? Dans un papier, ASE — ce qui appelle sa technologie FOCoS de sortance — comparé ses deux types de paquet de sortance (puce-premier et puce-dernier) contre 2.5D. Chaque paquet se compose d'ASIC et de HBM. Le but était de comparer le halage, le bas-k effort diélectrique, l'effort d'interposer/RDL, la fiabilité commune et la représentation thermique.

« Le halage des deux types de paquet de FOCoS sont inférieur que 2.5D dus à une plus petite disparité de CTE entre le combiné meurent et substrat d'empilement, » a dit Wei-Hong Lai d'ASE dans le papier. « (Le bas-k) effort de FOCoS pour le puce-premier et les puce-derniers sont inférieurs à 2.5D. »

Le cuivre d'interconnexion pour 2.5D a eu l'effort inférieur que la sortance. « 2.5D, puce-premier FOCoS et puce-dernier FOCoS ont la représentation thermique semblable, et tous sont assez bons pour des applications de haute puissance, » Lai a dit.

Plus d'options-chiplets, petites gorgées
Sans compter que 2.5D et sortance, les clients pourraient également développer un paquet avancé fait sur commande. Les options incluent 3D-ICs, chiplets, modules de multi-puce (MCMs) et système-dans-paquet (petite gorgée). Techniquement, ce ne sont pas des types de paquet. Ils sont des architectures ou des méthodologies employées pour développer un paquet fait sur commande.

Une petite gorgée est un paquet fait sur commande ou le module, celui se compose d'un système ou d'un sous-système électronique fonctionnel, selon ASE. Une petite gorgée implique un assortiment de technologies dans une boîte à outils, qui peut inclure différents dispositifs, passifs, et plans d'interconnexion, notamment. Choisissant parmi ces options, un client peut développer un paquet fait sur commande de petite gorgée pour assortir ses conditions.

Chiplets sont un autre option. Avec des chiplets, un fabricant de circuits intégrés peut avoir un menu des matrices modulaires, ou des chiplets, dans une bibliothèque. Chiplets a pu avoir différentes fonctions à de divers noeuds. Les clients peuvent mélange-et-match les chiplets et les relier utilisant un plan d'interconnexion de matrice-à-matrice.

Potentiellement, les chiplets ont pu résoudre un problème majeur. Aux noeuds avancés, un monolithique meurt est grand et cher. Avec des chiplets, les clients peuvent casser le plus grand meurent dans de plus petits morceaux, réduisant le coût et amplifiant de ce fait des rendements. « Nous aimons dire qu'un chiplet désagrège une matrice monolithique dans des pièces et puis fabrique les pièces, mais elles fonctionnent toujours comme simple meurent, » a dit Jan Vardaman, président de TechSearch international.

Il y a d'autres avantages. « Finalement, les technologies du conditionnement sont au sujet de densité croissante et de puissance décroissante, permettant à des chiplets d'être reliés dans un paquet à la fonctionnalité qui assortit ou dépasse la fonctionnalité d'un SoC monolithique. Les avantages à cette approche incluent, une plus grande flexibilité et un délai d'arrivée au marché plus rapide, » a dit Ramune Nagisetty, un directeur plus peu coûteux du processus et de l'intégration de produit à Intel, dans une présentation récente.

Utilisant l'approche de chiplet, les vendeurs pourraient développer 3D-ICs ou MCMs. MCMs intégrer des matrices et les relier dans un module. Un 3D-IC a pu venir sous plusieurs formes. Il pourrait impliquer d'empiler la logique sur la mémoire ou la logique sur la logique dans un paquet.

Intel a développé de diverses architectures comme chiplet. La société a les morceaux sur place pour développer ces architectures, y compris ses propres blocs d'IP, ponts en silicium et une technologie d'interconnexion de matrice-à-matrice.

Fig. 1 : technologies 2.5D et 3D utilisant le pont d'Intel et les technologies de Foveros. Source : Intel

L'interconnexion de matrice-à-matrice est critique. Elle joint un meurent à l'autre dans un paquet. Chaque mourez se compose d'un bloc d'IP avec une interface physique. On meurent avec une interface commune peut communiquer à l'autre meurent par l'intermédiaire d'un fil de court-portée.

L'industrie est se développer plusieurs bus d'interface technologie-avancé d'interface de matrice-à-matrice (AIB), groupe de fils (arc), CEI-112G-XSR et OpenHBI.

Le groupe Domaine-spécifique ouvert de l'architecture (ODSA) développe deux de ces interface-arc et OpenHBI. OpenHBI est une technologie d'interconnexion de matrice-à-matrice dérivée de la norme de HBM. L'arc soutient de divers paquets. Chacun des deux sont dans la R&D.

La technologie de la matrice-à-matrice d'Intel s'appelle AIB. Intel également développe des chiplets ou des tuiles AIB-conformes. La société a développé 10 tuiles avec 10 davantage dans les travaux, tels que des émetteurs-récepteurs, des convertisseurs de données, le photonics de silicium et des accélérateurs d'apprentissage automatique.

Tandis qu'Intel continue à mettre les morceaux en place pour développer des chiplets, d'autres fabricants de dispositif pourraient obtenir la technologie d'AIB et également développer les architectures semblables utilisant leurs propres moyens ou tiers IP.

Intel a accès à AIB pour ses produits internes. AIB est également offert comme open-source, technologie sans redevance pour les tiers sur CHIPS Alliance Website.

Une nouvelle version d'AIB est dans les travaux. CHIPS Alliance, un consortium d'industrie, a récemment libéré les spécifications d'ébauche de la version 2,0 d'AIB. AIB 2,0 a plus de six fois la densité de largeur de bande de bord qu'AIB 1,0.

Pour la plupart des sociétés, bien que, ce soit un défi important pour développer des architectures comme chiplet. La capacité d'obtenir des chiplets interopérables et examinés de différents vendeurs est toujours un modèle non fondé.

Il y a une solution ici. Par exemple, la conception analogue de guépard bleu développe un générateur pour AIB. Le générateur permet les blocs faits sur commande prêts d'approbation d'AIB à travers de divers processus. « En produisant les blocs faits sur commande aux vitesses à bouton-poussoir, les générateurs du guépard bleu réduisent le temps-à-marché et effort d'ingénierie requis pour produire l'IP prêt de bande-, » a dit Krishna Settaluri, Président de guépard bleu.

Cela ne résout pas tous les problèmes. Pour une chose, les chiplets exigent de bonnes matrices connues. Si un ou plusieurs matrices sont défectueuses dans la pile, le paquet entier peut échouer. Ainsi les vendeurs ont besoin d'une stratégie de fabrication saine avec bon à régulation de processus.

« Car les processus de empaquetage avancés sont devenus de plus en plus complexes avec de plus petites configurations, le besoin d'à régulation de processus efficace continue à se développer, » a dit Tim Skunes, vice-président de R&D chez CyberOptics. « Le coût d'échec est haut indiqué ces processus emploient bon connu cher meurent. »

Plus de chiplets
Pour les paquets avancés, les vendeurs emploient des plans existants d'interconnexion. En paquets, les matrices sont empilées et reliées utilisant les microbumps et les piliers de cuivre. Les bosses/piliers fournissent de petites, rapidement électriques connexions entre différents dispositifs.

Les microbumps/piliers les plus avancés sont les structures minuscules avec des lancements de 40μm à de 36μm. Les bosses/piliers sont développés utilisant le divers équipement. Puis, les matrices sont empilées et collées utilisant un bonder de gaufrette.

Pour ceci, l'industrie emploie la liaison thermique de compression (TCB). Un bonder de TCB prend une matrice et aligne les bosses sur ceux des autres meurent.

La TCB est un processus lent. Le plus, bosses/piliers approchent leur limite physique, quelque part lancements environ de 20μm.

C'est où une nouvelle technologie appelée les ajustements de collage hybrides dedans. Dans toujours la R&D pour l'emballage, les piles et les liens de collage hybrides meurt en employant le cuivre-à-cuivre relie ensemble. Il fournit à plus de largeur de bande la puissance faible que les méthodes existantes d'empilement et de collage.

Les fonderies développent la liaison hybride pour l'emballage avancé. TSMC travaille à une technologie appelée System sur la puce Integrated (SoIC). Utilisant la liaison hybride, SoIC de TSMC permet des architectures du chiplet 3D-like aux lancements de sub-10μm.

Récemment, TSMC a révélé sa feuille de route de SoIC. Par l'extrémité de l'année, SoIC lancera avec les lancements en esclavage de 9μm, suivis de 6μm mi-2021 et de 4.5μm dans early-2023.

La liaison hybride en mouvement du laboratoire à l'ouvrier n'est pas un processus simple. « Les défis principaux de processus de la liaison hybride de cuivre incluent le contrôle de défaut de surface pour empêcher des vides, contrôle de profil extérieur niveau du nanomètre pour soutenir le contact hybride robuste de plot de connexion, et en commandant l'alignement des protections de cuivre sur le dessus et le bas mourez, » a dit Stephen Hiebert, directeur marketing supérieur à KLA.

En attendant, d'autres également développent des chiplets. Dans l'industrie des communications, par exemple, les OEM incorporent le grand commutateur SoCs d'Ethernet dans les systèmes. Le SoC se compose d'un commutateur d'Ethernet meurt et un SerDes sur la même puce.

« Pendant que nous allons à des vitesses plus élevées, et pendant que la lithographie va aux géométries plus fines, les structures analogues et numériques ne mesurent pas la même chose, » a dit Nathan Tracy, un technologue et le directeur des standards de l'industrie chez TE Connectivity. Tracy est également le président de l'OIF.

« Si vous faites mourir un commutateur, il a une partie numérique. Puis, vous avez SerDes, un serializer/deserializer qui fournit l'entrée-sortie pour la puce. C'est une structure analogue. Elle ne mesure pas bien, » Tracy a dit.

Pendant que les systèmes se déplacent vers des débits plus rapides, le SerDes occupe trop d'espace. Tellement dans certains cas, la fonction de SerDes est séparée du plus grand meurent et divisé en plus petits matrices ou chiplets.

Puis, toutes les matrices sont intégrées dans une MCM. La grande puce de commutateur se repose au milieu, qui est entouré par quatre plus petits chiplets d'entrée-sortie.

C'est où des normes adaptées dedans ici. L'OIF développe une technologie appelée le CEI-112G-XSR. XSR relie des chiplets et des moteurs optiques dans MCMs.

Conclusion
Clairement, l'emballage avancé est un marché frénétique avec un nombre de plus en plus important de nouvelles options.

C'est important pour des clients. Les matrices monolithiques avec la graduation de puce ne partiront pas. Mais elle devient plus dure et plus chère à chaque tour. (de Mark LaPedus)