Nouvelles

Aux 2020 dispositifs d'électron internationaux récents se réunissant (IEDM), Imec a présenté un papier sur une architecture sans condensateur nouvelle de cellules de DRACHME.

La DRACHME est employée pour de mémoire centrale dans les systèmes, et d'aujourd'hui la plupart des dispositifs avancés sont basés sur rudement 18nm aux processus 15nm. La limite physique pour la DRACHME est quelque part autour de 10nm.

La DRACHME elle-même est basée sur un un-transistor, architecture de cellules de mémoire du l'un-condensateur (1T1C). Le problème est qu'il devient plus difficile de mesurer ou rétrécir le condensateur à chaque noeud.

« En mesurant des souvenirs traditionnels de la DRACHME 1T1C au delà de 32Gb mourez densité relève deux défis importants, » selon Imec. « D'abord, difficultés dans le transistor basé sur SI de rangée mesurant pour le faire contestant pour maintenir la ligne requise résistance -actuelle et du monde avec la taille décroissante de cellules. En second lieu, l'intégration 3D et l'évolutivité – le chemin final vers la DRACHME à haute densité – est limitée par le besoin de condensateur de stockage. »

Dans la R&D, l'industrie travaille à de diverses technologies de stockage de la deuxième génération pour remplacer la DRACHME. Puis, certains travaillent sur des manières de prolonger la DRACHME d'aujourd'hui utilisant de nouveaux matériaux.

Par exemple, Imec a conçu une architecture de cellules de DRACHME qui ne met en application deux TFT d'indium-gallium-zinc-oxyde (IGZO-TFTs) et aucun condensateur de stockage. Les cellules de DRACHME dans (2 condensateur de transistor 0) une configuration 2T0C montrent un temps de conservation plus longtemps que 400s pour différentes dimensions de cellules. Ceci réduit consécutivement la mémoire la vitesse de régénération et la puissance.

La capacité de traiter IGZO-TFTs dans la ligne ligne de retour de la fabrication (BEOL) réduit l'empreinte de pas des cellules et ouvre la possibilité d'empiler différentes cellules.

« Sans compter que le temps de longue conservation, les cellules basées sur IGZO TFT de DRACHME présentent un deuxième avantage principal par rapport aux technologies actuelles de DRACHME. À la différence du SI, des transistors d'IGZO-TFT peuvent être fabriqués aux températures relativement basses et sont ainsi compatibles avec le traitement de BEOL. Ceci nous permet de déplacer la périphérie de la cellule de mémoire de DRACHME sous la rangée de mémoire, qui réduit de manière significative l'empreinte de pas de la mémoire meurt. En outre, le traitement de BEOL ouvre des itinéraires vers empiler différentes cellules de DRACHME, par conséquent permettant les architectures 3D-DRAM. Notre solution de percée aidera à démolir le soi-disant mur de mémoire, permettant à des souvenirs de DRACHME de continuer de jouer un rôle essentiel dans des applications exigeantes telles que le calcul de nuage et l'intelligence artificielle, » a dit Gouri Sankar Kar, directeur du programme chez Imec.

14nm STT-MRAM
Également à IEDM, IBM a présenté un papier sur la première technologie incluse du rotation-transfert-couple MRAM (STT-MRAM) du monde au noeud de processus de 14nm CMOS.

La technologie du STT-MRAM d'IBM est conçue pour des applications inclus et d'antémémoire dans le mobile, le stockage et d'autres systèmes.

Une technologie de stockage de la deuxième génération, STT-MRAM est attrayante parce qu'elle comporte la vitesse de SRAM et la non volatilité de l'éclair avec la résistance illimitée. STT-MRAM est une architecture d'un-transistor avec une cellule de mémoire magnétique de la jonction de tunnel (MTJ). Il emploie le magnétisme de la rotation d'électron pour fournir les propriétés non-volatiles dans les puces. Écrire et lire des fonctions partagez la même chose en trajets parallèles dans la cellule de MTJ.

Il y a deux types des puces STT-MRAM-autonomes et inclus. STT-MRAM autonome embarque et étant employé dans les commandes à semi-conducteur d'entreprise (SSDs.)

STT-MRAM est également visé pour remplacer la mémoire incluse NI instantanée d'aujourd'hui dans les microcontrôleurs (MCUs) et d'autres puces. STT-MRAM est également adapté pour des applications d'antémémoire.

MCUs d'aujourd'hui intègrent plusieurs composants sur la même puce, telle qu'une unité centrale de traitement (unité centrale de traitement), SRAM, la mémoire incluse et des périphériques. De la mémoire incluse est employée pour le stockage de code, qui initialise un dispositif et lui permet de lancer des programmes. Un des types de mémoire inclus les plus communs s'appelle NI mémoire instantanée. NI la mémoire instantanée est rocailleuse et fonctionne dans des applications incluses.

Mais NI manque de vapeur et est difficile à mesurer au delà des noeuds 28nm/22nm. Plus, incorporé NI ou l'eFlash devient trop cher aux noeuds avancés.

C'est où STT-MRAM adapte le dans-service informatique remplacera incorporé NI à 28nm/22nm et au-delà. « Cependant, ces applications avancées ont été limitées par deux défis principaux : 1) améliorant la représentation de MTJ pour réduire pour écrire des courants tout en commandant des distributions ; et 2) augmentant la densité de circuit et de cellules de MRAM/CMOS pour la graduation d'avancé-noeud. Principal travail précédent, tout au 28nm – les noeuds 22nm, a accentué le défi du serré-lancement de intégration MTJs dans l'espace vertical court disponible entre les niveaux du métal de BEOL – un défi qui a jusqu'ici empêché l'eMRAM du noeud 14nm d'être développé, » a dit Daniel Edelstein, un camarade d'IBM dans le papier. D'autres ont contribué au travail.

« Ici, nous démontrons la première technologie d'eMRAM du noeud 14nm. Utilisant un macro de l'eMRAM 2Mb, nous réalisons une intégration à un lancement serré de MTJ (160nm), qui s'adapte verticalement entre M1 et m2. Ce placement maximise la représentation de circuit d'eMRAM en éliminant le parasitics empilé de BEOL, et réduit la taille et le coût de puce en dégageant les voies de câblage supérieures pour la logique, et en réduisant tout le nombre de niveaux pour câbler de grandes rangées (ceux-ci peuvent avoir besoin des niveaux du Cu n+3 pour MTJs ont placé sur le manganèse de niveau, par conséquent l'avantage de n=1). Nous démontrons la lecture et écrivons la fonctionnalité, y compris écrivez la représentation à 4ns, et prouvez que le module de processus d'eMRAM peut être ajouté tout en maintenant les conditions de fiabilité de la logique BEOL, » Edelstein a dit.

« Plusieurs innovations de processus d'unité ont permis cette intégration, y compris une électrode de sole sous-lithographique nouvelle de microstud (μ-goujon) (BEL), contrôle de profil fin du MTJ modelant et les films diélectriques, la métallisation optimisée de BEL/MTJ, et planarization optimisé de courrier-MTJ le bas-k à travers des secteurs de rangée et de logique, » il a dit.

ReRAM Non-idéal
Le CEA-Leti a démontré une technique d'apprentissage automatique exploitant les traits « non-idéaux » de RAM résistif (ReRAM).

Les chercheurs ont surmonté plusieurs barrières pour développer les dispositifs basés sur ReRAM pour le bord du calcul.

Un sous-ensemble d'AI, apprentissage automatique utilise un réseau neurologique dans un système. Un réseau neurologique craque des données et identifie des modèles dans le système. Puis, il assortit certains modèles et apprend lesquels de ces attributs sont importants.

ReRAM, en attendant, est également un type de la deuxième génération de mémoire. ReRAM plus bas a lu des latences et écrire plus rapidement la représentation que la mémoire instantanée d'aujourd'hui. Dans ReRAM, une tension est appliquée à une pile matérielle, créant un changement de la résistance qui des données de disques dans la mémoire.

Il est difficile se développer ReRAM, cependant. Seulement quelques uns ont embarqué des parties sur le marché. Il y a d'autres questions. « Les approches actuelles emploient typiquement les algorithmes d'étude qui ne peuvent pas être réconciliés avec les non-idealities intrinsèques de la mémoire résistive, en particulier variabilité de cycle-à-cycle, » a dit Thomas Dalgaty du CEA-Leti dans l'électronique de nature, un journal de technologie.

« Ici, nous rapportons un plan d'apprentissage automatique qui exploite la variabilité de memristor pour mettre en application l'échantillonnage de Monte Carlo de chaîne de Markov dans un choix fabriqué de 16 384 dispositifs configurés comme modèle bayésien d'apprentissage automatique, » Dalgaty avons dit. « Notre approche démontre la robustesse à la dégradation de dispositif à dix millions de cycles de résistance, et, basés sur le circuit et les simulations au niveau système, on estime que toute l'énergie exigée pour former les modèles est sur l'ordre des microjoules, qui est notamment inférieure que dans des approches basées sur du CMOS (CMOS).  » (de Mark LaPedus)