Nouvelles

Le développement des capteurs d'image de CMOS et la perspective d'employer des promesses avancées de technologies de l'image d'améliorer la qualité de vie. Avec l'émergence rapide du convertisseur analogique-numérique parallèle (CDA) et des technologies (de BI lumineuses par postérieur), capteurs d'image de CMOS dominez actuellement le marché d'appareil photo numérique, alors que les capteurs empilés d'image de CMOS continuent à fournir une expérience augmentée de fonctionnalité et d'utilisateur. Ce document passe en revue des accomplissements récents des capteurs empilés d'image dans l'évolution des architectures de capteur d'image pour accélérer des améliorations de représentation, augmenter sentir des capacités, et le bord de cartel calculant avec de diverses technologies empilées de dispositif.
Des capteurs d'image sont actuellement utilisés dans un grand choix d'applications. Depuis l'invention du dispositif à couplage de charge (CCD) en 1969, les capteurs d'image à semi-conducteur se sont écartés à un grand choix de marchés de consommateurs, tels que les caméras vidéo et les appareils photo numériques compacts. Le capteur d'image de CMOS, qui a été le capteur d'image à semi-conducteur de courant principal depuis 2005, constructions sur la technologie développée pour CCDs. En plus des smartphones, actuellement le plus grand marché de capteur d'image, demande des capteurs d'image augmente rapidement pour inclure des caméras de réseau pour la sécurité, la vision par ordinateur pour l'automatisation industrielle, et les caméras des véhicules à moteur pour l'entraînement aidé et les systèmes autonomes d'entraînement.
Un tournant important en technologie des sondes d'image de CMOS était le développement réussi des capteurs postérieur-illuminés d'image (de BI), qui ont permis le développement des structures empilées des capteurs d'image, suivant les indications du schéma 1. Dans la structure (fi) avant-illuminée originale, il était difficile de réduire la taille de pixel du capteur parce que la lumière d'incident a dû être rassemblée par la photodiode par un espace entourée par des lignes en métal. Les structures (de BI lumineuses par postérieur) ont considérablement amélioré la sensibilité et permettre la flexibilité dans le cheminement en métal, et c'est devenu un produit populaire pour des capteurs d'image dus à la liaison de gaufrette et aux techniques de éclaircissement de gaufrette extrêmement uniforme. Les capteurs d'image se développent graduellement vers les structures empilées, en lesquelles des circuits logiques sont directement intégrés sur la gaufrette basse. Le processus de empilement tient compte d'un de plus haut niveau de l'intégration des éléments fortement parallèles des convertisseurs analogique-numérique (CDA) et de traitement des signaux dans des processus plus avancés de CMOS, indépendant du processus de capteur adapté aux besoins du client pour les photodiodes de pixel. Les structures empilées de dispositif continuent à changer nettement des architectures de capteur d'image.

Schéma 1. structure d'un capteur d'image de CMOS. (a) la structure de fi, (b) structure de BI, et (c) a empilé la structure avec des vias.
Ce document passe en revue des tendances dans des architectures de capteur d'image avec les dispositifs empilés d'accélérer de manière significative des améliorations de représentation, augmenter sentir des capacités, et intègre des capacités de calcul de bord reliées à la couche de capteur. La deuxième section présente différentes architectures de capteur pour les configurations de dispositif empilées qui permettent la résolution élevée de pixel et la représentation élevée de débit d'images par les CDA colonne-parallèles fortement parallèles. La section 3 présente quelques circuits avancés de pixel mis en application utilisant les connexions de Cu-Cu de pixel-lancement qui sont critiques pour une meilleure représentation de pixel aux résolutions pratiques de pixel. les connexions de Cu-Cu de Pixel-lancement permettent également à des architectures de capteur de se déplacer vers la numérisation pixel-parallèle. La section IV présente quelques avances dans les architectures de capteur qui prolongent sentir des capacités, telles que la profondeur spatiale, contraste temporel sentant, et la représentation légère invisible. La section V présente les capteurs de vision qui intègrent des accélérateurs de l'intelligence artificielle (AI) au bord. En conclusion, la section VI donne quelques conclusions.
II. enregistrement avec plus de des films de megapixel
L'enregistrement de film exige un débit d'images d'au moins 30 ou 60 images par seconde (fps), quoique le nombre de pixels grimpe du format à haute définition de 2 megapixel (HD) jusqu'8 au format du megapixel 4K. En plus, une opération plus élevée de débit d'images, telle que 120, 240 ou 1000 images par seconde (fps), peut fournir le playback au ralenti. Depuis qu'on a proposé en 1997 l'architecture colonne-parallèle de CDA, les débits d'images se sont améliorés en augmentant le nombre de CDA parallèles et en accélérant l'opération de CDA elle-même. Les structures empilées aident à maximiser des débits d'images comme meilleure technologie transformatrice peuvent être appliquées aux pixels et aux périphériques de capteur. La fabrication de capteur exige de plusieurs procédés d'implantation ionique de former des photodiodes et des transistors avec la basse fuite de jonction. Cependant, le processus de logique exige la basse résistance et les transistors à grande vitesse. Pour des pixels, trois ou quatre couches de câblage sont habituellement suffisantes, mais environ dix couches de câblage sont exigées pour des circuits logiques. La technique de empilement utilisée peut alléger les contraintes contradictoires des capteurs non-empilés d'image sur la même puce, y compris des pixels de capteur et des circuits logiques.
Architecture d'A. Dual Rank CDA
Actuellement, la plupart des capteurs d'image de CMOS incluent une rangée de pixels, des milliers de CDA et des circuits logiques organisés dans une structure colonne-parallèle. Suivant les indications du schéma 2 (a), vias d'à travers-silicium (TSVs) situés en dehors de la rangée de pixel relient les colonnes de pixel au CDA d'une mode fortement parallèle. Dans première l'image empilée de CMOS le capteur a présenté en 2013, l'analogue et des parties numériques de la colonne CDA ont été coupées en puces dessus et bas, respectivement, suivant les indications du schéma 2 (b). En 2015, une architecture de la double-colonne CDA a été proposée et réalisée un débit d'images de 120 fps aux pixels de 16M, où la colonne CDA a été complètement déplacée à la puce inférieure, suivant les indications du schéma 2 (c). La puce de capteur est fabriquée utilisant un processus fait sur commande du capteur 90nm pour des photodiodes, utilisant seulement la logique de NMOS. Les puces de logique sont fabriquées utilisant 65 un processus standard du nanomètre CMOS. Puisque la colonne CDA peut être mise en application indépendamment de la puce de capteur, le CDA peut être fortement intégré. En plus d'augmenter le débit d'images, des CDA parallèles superflus sont employés pour réduire le bruit en faisant la moyenne des conversions analogique-numérique multiples (d'ANNONCE), suivant les indications du schéma 3. La sortie d'un pixel est distribuée à deux CDA simultanément, et les deux sorties numériques sont additionnées pour reproduire le cadre d'image. Les phases de synchronisation des deux CDA sont légèrement différentes pour réaliser la réduction du bruit en réduisant la corrélation entre leurs signaux bruyants.

Schéma l'exécution 2. d'un capteur empilé d'image de CMOS. (a) connexion de TSV entre la photodiode et le circuit logique. (b) le premier capteur empilé d'image de CMOS. (c) architecture du Double-grade CDA.

Schéma fonctionnel simplifié du schéma 3. (gauche) et caractéristiques améliorées de bruit (droites) d'une architecture du double-grade CDA.
La Trois-couche de B. a empilé le capteur d'image de CMOS avec la mémoire vive dynamique (la DRACHME)
Comme le nombre de pixels et d'augmentations parallèles de CDA, capteurs d'image a produit un grand nombre de données. En 2017, on a proposé une trois-couche a empilé le capteur d'image de CMOS d'enregistrer la vidéo au ralenti à 960 fps, suivant les indications du schéma 4 ; les trois couches sont reliées par des vias d'à travers-silicium (TSVs), et les données obtenues à partir du CDA parallèle sont protégées dans la la deuxième couche de la DRACHME pour réaliser la capture de mouvement lent. Pour l'enregistrement au ralenti superbe, le capteur peut fonctionner à 960 fps à la pleine résolution de HD tandis que les données numériques du CDA sont temporairement protégées dans la DRACHME au-dessus d'un autobus 102-Gbit/s. Quand le senseur détecte des déclencheurs d'utilisateur ou le mouvement rapide dans la scène pendant le tir de film de 30 fps, la vitesse de lecture devient 960 fps. Jusqu'à 63 cadres de pleine résolution de HD peuvent être stockés dans la DRACHME à la fois et ont protégé la sortie de données pendant la capture suivante de film.

Schéma que 4. Trois-couches ont empilé le capteur d'image de CMOS avec la DRACHME
C. Pour la grande technologie optique de Puce-sur-gaufrette de format
Des capteurs empilés d'image de CMOS présentés jusqu'à présent sont fabriqués dans un processus de liaison de la gaufrette-sur-gaufrette (wow). Cependant, depuis les dimensions du capteur et de la logique les puces doivent être identiques, ce processus n'est pas toujours le meilleur choix, particulièrement pour un grand format optique. Une autre méthode de empilement implique la liaison de vache, suivant les indications du schéma 5 montré. L'efficacité de secteur est la meilleure dans la liaison de wow quand une puce de logique de la même taille comme format optique est complètement remplie de CDA fortement parallèles et de blocs constitutifs numériques. Cependant, si le circuit logique est plus petit que le format optique, la configuration de vache a la meilleure efficacité de secteur, alors que la configuration de wow a coûté des questions.

Le schéma efficacité de 5. secteurs de wow et effrayer des processus de collage pour de grands capteurs optiques d'image de format.
Un capteur empilé d'image de CMOS utilisant le processus de liaison de vache [12] a été rapporté en 2016, réalisant un capteur global d'image de volet pour des caméras d'émission avec un format optique de super-35 millimètre. Ici, deux puces de logique découpée en tranches sont conçues dans un processus de 65 le nanomètre CMOS avec les CDA et les microbumps parallèles et empilées sur une grande puce de capteur conçue en fonction du client pour les pixels globaux de volet, suivant les indications du schéma 6. Une puce de logique de coupe-circuit avec un allongement élevé est reliée au capteur par l'intermédiaire des microbumps à un lancement du µm 40. Par conséquent, tout le nombre de connexions est environ 38 000. Le capteur tient compte également du playback au ralenti superbe à 480 fps par l'intermédiaire de 8 megapixels.

Schéma le capteur d'image de CMOS empilé par 6. utilisant le processus de liaison de vache.
Le schéma 7 montre des tendances de représentation pour de grands capteurs d'image d'optique-format, avec 50 megapixels et 250 fps pour des capteurs d'image de full-35-mm-format en 2021. Pour augmenter le nombre de CDA parallèles et augmenter incrémentalement le tampon de cadre statique de mémoire à accès sélectif (SRAM), le processus de wow est employé pour réaliser la haute performance. D'autre part, le processus de vache est employé pour équilibrer l'efficacité économique avec la représentation de grands capteurs d'optique-format. Également présenté en 2021 est un capteur d'image de 3,6 pouces avec 127 millions de pixels et quatre puces de logique empilés utilisant un processus de vache. Le prochain défi pour le processus de vache est d'augmenter la sortie du placement de puce sur la gaufrette pour augmenter la productivité.

Schéma 7. tendances de représentation pour de grands capteurs optiques d'image de format.
III. architecture de parallèle de pixel
Dans la section précédente, l'architecture de capteur utilisant les dispositifs empilés a été principalement employée pour augmenter le débit d'images de l'architecture basée par CDA colonne-parallèle. Cette section présente quelques avances basées sur des architectures pixel-parallèles utilisant des connexions de Cu-Cu de fin-lancement. Ici, les connexions entre le capteur et des couches de logique ont été changées de TSVs en connexions hybride-collées de Cu-Cu, suivant les indications du schéma 8 (a). Dans une configuration de TSV, les lignes sont conduites à la couche de logique sur la périphérie de la rangée de pixel. En revanche, des connexions de Cu-Cu peuvent être intégrées directement sous le pixel, et ces connexions laissent augmenter le nombre de connexions. Les tendances les plus récentes concernant l'espacement de connexion de Cu-Cu sont montrées dans fig. 8 (b). Le processus de collage hybride des capteurs d'image exige des millions de connexions de Cu-Cu sans défauts de connexion, alors que le contact espaçant diminue graduellement avec la connexion stable d'un grand nombre de contacts ; d'ailleurs, le Cu-Cu de 1-µm a été récemment rapporté l'espacement en esclavage hybride. Ces connexions de fin-lancement permettront à des architectures de circuit pixel-parallèles d'être fabriquées aux dimensions pratiques de pixel.

Jonction de Cu-Cu du schéma 8. espaçant la structure et (b) la section transversale de dispositif simplifiée par (a) de tendances.
Expansion de circuit de pixel d'A. Stacked
On a proposé des techniques et les réalisations nombreuses dans la littérature pour améliorer la représentation de pixel par l'expansion de circuit de pixel, telle que la pleine capacité bonne (FWC), et pour mettre en application des fonctions supplémentaires, telles que le volet global. Le schéma 9 (a) et (b) montrent la configuration de pixel pour le gain simple de conversion et le double gain de conversion, respectivement. Des oscillations à haute tension d'une plus petite expérience capacitive de CFDs de l'optoélectronique pour la lecture à faible bruit, mais elle est facilement saturées par un grand nombre d'électrons de signal. Cependant, des pixels avec des gains de conversion double sont commutés par opération séquentielle entre les deux gains de conversion, permettant les lectures à faible bruit sur le CFD et les lectures élevées de dynamique (HDR) sur CDCG ; en outre, les frais généraux de secteur des transistors supplémentaires et de la résolution élevée de pixel de condensateurs sont réalisés en limitant la quantité que la taille de pixel peut être réduite. En 2018, on a proposé une extension empilée de circuit de pixel avec le double gain de conversion ; des circuits supplémentaires ont été mis en application sur la puce inférieure par les connexions pixel-parallèles de Cu-Cu, suivant les indications de fig. 9 (c). Par le changement entre les gains de conversion de 20 et 200 µV/e-, un pixel de 1.5-µm a été avec succès montré avec une dynamique du DB 83,8 et à faible bruit de 0,8 e-RMS. Suivant les indications du schéma 10, la configuration de circuit empilée niveau du pixel a été appliquée à la fonction globale de volet de tension-domaine et au pixel avec le double gain de conversion. 2019 ont démontré un pixel global de volet de 2,2 µm avec une efficacité de volet du DB plus de 100. Pixels de pointe avec le volet global de gain et de tension-domaine de conversion double réaliser des tailles de pixel de 0,8 µm et de µm 2,3, respectivement, sans graduation de empilement niveau du pixel de circuit ; cependant, on s'attend encore à ce que des configurations empilées de pixel augmentent la représentation de pixel pour de plus petits pixels.

Configurations de circuit de pixel du schéma 9. (a) avec le gain simple de conversion, (b) avec le double gain de conversion, et (c) avec le double gain de conversion et les pixels empilés avec les connexions parallèles de Cu-Cu.

Configuration de circuit de pixel du schéma 10. d'un volet global empilé de tension-domaine par l'intermédiaire des connexions pixel-parallèles de Cu-Cu.
B. Pixel Parallel CDA
Depuis le concept de la numérisation pixel-parallèle a été proposé en 2001, les capteurs empilés Cu-Cu-reliés pixel-parallèles d'image avec des processus de collage hybrides ont été également proposés. les frais généraux de secteur de Dans-pixel dans des circuits complexes limitent certainement la résolution de pixel, mais en 2017 un capteur d'image empilé 4,1 par megapixel avec une architecture rangée-parallèle de CDA a été proposé, suivi en 2018 par le capteur 1,46 empilé d'image du parallèle un CDA de megapixel. L'architecture pixel-parallèle de CDA a réalisé la résolution de Mpixel due aux connexions fines de Cu-Cu de lancement du processus de collage hybride. Suivant les indications du schéma 11, la simple-pente CDA sont employées dans des architectures colonne-parallèles pixel-parallèles et traditionnelles, mais sans circuits de disciple de source. des amplificateurs à transistors de Dans-pixel sont intégrés directement dans les comparateurs, reliant chaque pixel à la puce inférieure par l'intermédiaire de deux connexions de Cu-Cu. En raison de la limitation de secteur du compteur, le code gris est assigné aux verrous de dans-pixel, et des canalisations de lecture numérique ont été mises en application utilisant des CDA sous la rangée de pixel.

Configuration de circuit du schéma 11. de CDA pixel-parallèle.
Le schéma 12 (a) montre une puce de prototype avec une architecture pixel-parallèle de CDA ; bien que chaque CDA soit mis en application avec un lancement de pixel du µm seulement 6,9, où le courant tranquille du comparateur est limité à Na 7,74, le plancher de bruit dû au contrôle de largeur de bande efficace supprimé à 8,77 e−rms. Tous les CDA pixel-parallèles fonctionnent simultanément comme volet global ; donc, suivant les indications du schéma 12 (c), aucune déformation de plan focal de volet de roulement suivant les indications du schéma 12 (b) est observé dans les images saisies utilisant le prototype. des architectures Pixel-parallèles de CDA continuent à être développées. Les travaux les plus récents montrent en 2020 un lancement de pixel du µm 4,6, une dynamique de 127-dB, et un bruit de 4.2e−rms, et un travail du µm 4,95 et un bruit de 2.6e−rms.

Le schéma 12. exécution de Sur-puce d'un CDA pixel-parallèle. (a) micrographe de la puce. (b) images saisies utilisant l'opération de volet de roulement et (c) utilisant l'opération globale de volet.
Compteur de photon de C. Pixel Parallel
Le photon comptant la représentation, également connue sous le nom de représentation de quantum, est une technique prometteuse pour permettre la capture d'image avec la lecture silencieuse et la représentation élevée de dynamique (HDR). Photon-comptant l'image les capteurs utilisant des diodes à avalanche de simple-photon (SPADs) sont l'un des défis de la numérisation pixel-parallèle en empilant des techniques. Le courant d'avalanche est déclenché par un photoélectron simple, et faute de n'importe quel bruit des circuits d'entrée analogues, l'événement peut être regardé digitalement comme compte de photon. Ceci exige l'exécution des circuits complexes pour chaque SPAD ; considérant qu'empilé les structures de dispositif avec des connexions de pixel ont le potentiel pour le photon fortement intégré comptant la représentation.
Un capteur de photon-compte d'image de SPAD avec une dynamique du DB 124 et d'employer un subframe extrapolant l'architecture a été rapporté en 2021. Une rangée postérieur-illuminée de pixel de la diode à avalanche de simple-photon (de BI) (SPAD) est empilée sur la puce inférieure, et les circuits de lecture sont reliés par l'intermédiaire du Cu-Cu pixel-parallèle, suivant les indications du schéma 13 (a). Fig. 13 (b) est un schéma de principe d'une unité de pixel. Chaque pixel a un compteur d'ondulation numérique de 9 b (NC) qui compte le nombre de photons d'incident. Le débordement portent (DE) du compteur est retourné au éteignent le circuit pour commander l'activation de SPAD et pour verrouiller le code de synchronisation (comité technique). Un code de synchronisation de 14 b (comité technique) est alors assigné à tous les pixels et dépasse le compteur quand des changements de drapeau, suivant les indications du diagramme de synchronisation du schéma 14. Lu 9 comptes de b des photons ou du TCs verrouillé de 14 b et obtenir tous les comptes de photon exactement en états de faible luminosité sans contre- débordement. Cependant, quand le compteur déborde en conditions légères lumineuses, le pixel de débordement enregistre le temps et extrapole le nombre réel de photons d'incident dans toute l'exposition.

Le schéma 13. Photon comptant le capteur d'image. (a) configuration de puce. (b) a simplifié le schéma de circuit de pixel.

Le schéma 14. Diagramme de synchronisation pour le compte de photon et l'extrapolation de subframe.
Suivant les indications du schéma 15 (a), une dynamique du DB 124 a été démontré sans n'importe quelle dégradation dans le rapport signal/bruit (SNR). Le SNR après contre- débordement sous les restes lumineux de conditions légères au DB 40 sur la dynamique prolongée, depuis de véritables opérations de compte de photon peut compter jusqu'à 10 240 photons, ou 9 subframes du × 20 de bits. Le schéma 15 (b) montre qu'une image de HDR a capturé à 250 fps ; en raison de l'opération de HDR de volet global et de 20 subframe, on n'a observé aucun objet façonné de mouvement même avec une fan tournante de 225 t/mn. L'extrapolation de 20 subframe supprime effectivement des objets façonnés de mouvement, suivant les indications de fig. 15 (c). SPAD exige une tension de polarisation élevée d'environ 20 V et le déclenchement pixel-parallèle des détecteurs à une basse tension d'alimentation. Les pixels de SPAD avec de petits lancements sont souvent difficiles de réaliser en raison de l'isolement de dispositif entre différentes tensions d'alimentation. Cependant, la structure empilée de dispositif des couches sépare effectivement de SPAD et de CMOS logique, accélérant de ce fait le développement de petites configurations de pixel avec SPAD et fonctionnalité prolongée.

Le schéma 15. Résultats de mesure du compte de photon. (a) dynamique et rapport signal/bruit. (b) a saisi l'image de HDR. (c) a saisi l'image avec la suppression d'objet façonné de mouvement.
IV. expansion de sentir la capacité
En plus de la dynamique précédemment présentée et des capacités globales de volet, la technologie empilée de dispositif augmente non seulement la qualité d'image de l'architecture de capteur, mais augmente également sentir des capacités telles que la profondeur spatiale, le contraste temporel sentant, et la représentation légère invisible.
Profondeur d'A. Spatial
Comme décrit dans la section III-C, la structure empilée de dispositif avec la liaison hybride de Cu-Cu est une approche prometteuse pour la technologie pratique de SPAD dans un large éventail d'applications et ramène le lancement de pixel de SPAD moins au µm de 10. Pour améliorer l'efficacité de détection de photon (PDE) et réduire l'interférence optique avec le petit lancement de pixel, une rangée de pixel du BI SPAD comprenant le plein isolement de fossé (FTI) et la liaison de Cu-Cu a été rapportée en 2020. Suivant les indications du schéma 16, dans la structure de SPAD empilée par BI, la rangée de pixel de SPAD est complètement ouverte de lumière d'incident, et tous les transistors de pixel sont mis en application sur la puce inférieure. Le métal a enterré des aides de FTI pour supprimer l'interférence avec les pixels adjacents. Les pixels du lancement SPAD de 10-µm comportent une couche du silicium 7-µm-thick pour améliorer la sensibilité des mesures proche-infrarouges de la spectroscopie (NIR) et pour réaliser haut PDEs plus de 31,4% et de 14,2% à 850 nanomètre et à 940 nanomètre, respectivement.

Le schéma 16. Structure de dispositif de SPAD. (A) FI SPAD. (b) Bi-a empilé SPAD.
En 2021, 189 un capteur direct de temps-de-vol du × 600 SPAD (ToF) utilisant un SPAD Bi-empilé est rapporté pour les systèmes des véhicules à moteur de radar à laser. Tous les circuits d'entrée de pixel sont mis en application dans la puce sous-jacente sous la rangée de SPAD, suivant les indications du schéma 17. Dans un système de radar à laser, quand une impulsion reflétée de laser est reçue, le SPAD produit d'une impulsion de déclencheur avec du temps mort de 6 NS et la transmet à un convertisseur temps-à-numérique (TDC). Les puces dessus et bas emploient 90 nanomètre SPAD et 40 processus du nanomètre CMOS avec 10 couches de cuivre, respectivement. En raison de la structure empilée, le capteur inclut un circuit de détection de coïncidence, un TDC et un processeur de signaux numériques (DSP) comme blocs constitutifs pour la détection de profondeur. Le capteur direct de ToF montre une exactitude de distance de 30 cm sur une gamme étendue de jusqu'à 200 m, lui permettant de détecter des objets avec la réflectivité de 95% au soleil au lux 117k.

Le schéma 17. Le BI a empilé SPAD avec le capteur direct de profondeur de ToF.
Le BI a empilé la structure de SPAD est une percée dans la représentation basée sur SPAD et la profondeur sentant avec les propriétés améliorées. La structure de pile de BI améliore le rendement quantique et sépare le SPADs et les circuits dans des couches optimales de silicium comparées aux pixels conventionnels qui placent les circuits à côté de chaque SPAD. Par conséquent, l'exécution empilée surmonte les limitations traditionnelles des capteurs de SPAD et convient à une étendue des applications plus large.
Détection de B. Time Contrast
les senseurs basés sur événement de vision (EVS) détectent le contraste temporel de simple-pixel au-dessus des seuils relatifs préréglés pour dépister l'évolution temporelle des changements légers relatifs et pour définir des points d'échantillonnage pour des mesures niveau du pixel frameless de l'intensité absolue. Depuis qu'EVS a été la première fois rapporté en 2006, on a proposé beaucoup d'applications utilisant EVS, comme la vision par ordinateur ultra-rapide et de basse puissance due à la précision temporelle des données enregistrées, à la suppression inhérente de la redondance temporelle menant à réduire post-traiter des coûts et un large éventail de dans-scénarios. Opération de DR. Bien que la taille de pixel ait été réduite au lancement de 9 µm en 2019 par des structures de BI, EVS souffre de la grande taille de pixel et de la résolution souvent petite dues au traitement niveau du pixel étendu de signal analogue. Par conséquent, avantage d'EVSs en particulier des avances en structures empilées de dispositif avec des connexions de Cu-Cu de pixel-échelle.
le lancement 1280 de pixel du × 720 4.86-µm Bi-a empilé EVS a été rapporté en 2020. Le schéma 18 montre le schéma fonctionnel de pixel de la fonction de détection de contraste (CD) et un schéma de principe des blocs asynchrones de logique d'interface et d'état de lecture de dans-pixel. Le photocurrent est converti en signal de tension, Vlog, et le changement de contraste est obtenu par la modulation en Delta asynchrone (ADM) a détecté utilisant un comparateur de niveau-croisement. L'EVS Bi-empilé sur le schéma 19 (a) réalise les horodateurs 1-µs niveau de la rangée, un taux maximum d'événement de 1,066 milliards d'événements par seconde (ENV), et une canalisation de composition de données de 35 nW/pixel et de 137 pJ/event pour des applications ultra-rapides et de basse puissance de vision par ordinateur. Le schéma 19 (b) montre l'opération de capteur pour quelques applications d'exemple. Les enregistrements de scène du trafic environ 1 lux démontrent la sensibilité à faible niveau d'éclairement de contraste. L'exactitude temporelle élevée des pixels de bas-latence et les opérations ultra-rapides de lecture permettent au capteur de décoder les modèles légers structurés temps-codés dans la profondeur 3D sentant des applications. Le schéma 20 montre que la tendance du pixel lancent dedans EVS. En raison de la technologie empilée de dispositif, la taille de pixel d'EVS est maintenant en-dessous de lancement de 5 µm pour des cas pratiques d'utilisation des megapixels.

Le schéma 18. Schéma fonctionnel de pixel d'EVS

Le schéma 19. EVS Bi-empilé et son exemple d'application. (a) micrographe de la puce. (b) exemples d'application.

Représentation de lumière de C. Invisible
La technologie empilée de dispositif facilite également la représentation légère invisible utilisant des détecteurs photoélectriques de non-silicium dans l'intégration hybride. Les exemples des détecteurs photoélectriques de non-silicium avec l'intégration hybride incluent des détecteurs photoélectriques d'InGaAs, des détecteurs photoélectriques GE-sur-SI, et des films photoconducteurs organiques. Dans cette section, des résultats récents des capteurs d'InGaAs utilisant la liaison hybride de Cu-Cu sont récapitulés.
La demande de la représentation dans la gamme infrarouge d'ondes courtes (SWIR) (c.-à-d. longueurs d'onde entre 1000 et 2000 nanomètres) avait augmenté pour des applications industrielles, scientifiques, médicales et de sécurité. Des dispositifs d'InGaAs ont été utilisés dans des capteurs de SWIR parce que leurs propriétés d'absorption dans la gamme de SWIR ne peuvent pas être couvertes par les dispositifs basés sur silicium. Dans des capteurs conventionnels d'InGaAs, chaque pixel de la rangée de photodiode (PDA) est relié à un circuit intégré de lecture (ROIC) par l'intermédiaire d'un hybride de secousse-puce utilisant des bosses. Cette structure complique typiquement la fabrication des rangées de pixel de fin-lancement dues à l'évolutivité limitée des bosses. En 2019, on a présenté un capteur d'image d'InGaAs en lequel chaque le pixel de 5-µm de PDA a été relié au ROIC utilisant la liaison de Cu-Cu. Des hétérostructures d'InGaAs/INP ont été épitaxial développées sur de petits substrats disponibles dans le commerce d'INP avec des diamètres moins de 4. suivant les indications du schéma 21, les gaufrettes épitaxiales d'InGaAs/INP sont découpés dans des puces et transférés à de grandes gaufrettes de silicium utilisant un processus de matrice-à-silicium d'III-V. Après la fabrication des protections de Cu, le heterowafer d'III-V/Si emploie la liaison de Cu-Cu pour relier chaque pixel d'III-V au ROIC au mélange de ROIC. Le schéma 22 montre la tendance de lancement de contact pour des bosses de secousse-puce et la liaison de Cu-Cu pour des capteurs d'InGaAs. l'hybride de Secousse-puce utilisant des bosses, la méthode traditionnelle de fabriquer des capteurs d'InGaAs, n'est pas approprié à réduire le lancement de pixel devant rétrécir des marges de processus et la répétabilité pauvre. Cependant, l'hybridation de Cu-Cu a été employée pour la production en série des capteurs d'image de CMOS avec les rendements élevés depuis 2016 et est une technologie clé pour mesurer relie ensemble aux capteurs d'InGaAs. Le schéma 22 montre également un exemple d'une application faisant participer l'inspection et le contrôle de la sécurité dans un scénario brumeux. Ainsi, les capteurs d'image d'InGaAs permettent la représentation de HD SWIR par les connexions niveau du pixel de Cu-Cu.

Le schéma 21. Organigramme de processus pour la fabrication de capteur d'image d'InGaAs.

Le schéma 22. tendances de lancement de contact de bosse de Secousse-puce et exemples d'application pour la liaison de Cu-Cu et les capteurs d'InGaAs.
Capteurs de V. Smart Vision
La demande des produits de caméra avec des capacités de traitement d'AI se développe dans l'Internet du marché de choses (IoT), des villes au détail et futées, et des applications semblables. La capacité de traitement d'AI sur de tels dispositifs de bord peut aborder certaines des questions liées aux systèmes de calcul de nuage pur, tels que la latence, les communications de nuage, les coûts de traitement, et les soucis d'intimité. Les demandes du marché des caméras intelligentes avec des capacités de traitement d'AI incluent la petite taille, le coût bas, la consommation de puissance faible, et la facilité de l'installation. Cependant, les capteurs conventionnels d'image de CMOS ont seulement produit les données brutes de l'image saisie. Par conséquent, en développant une caméra intelligente avec des capacités de traitement d'AI, il est nécessaire d'employer les IC qui incluent le processeur de signal d'image (ISP), le réseau neurologique circonvolutionnaire (CNN) traitant, la DRACHME, et d'autres capacités.
Un capteur empilé d'image de CMOS se composant des megapixels 12,3 et d'un DSP consacré au calcul de CNN a été rapporté en 2021. Suivant les indications du schéma 23, le capteur contient une solution intégrée avec le plein transfert de capture d'image au processeur d'inférence de CNN et peut être traité à 120 fps, y compris la capture d'image utilisant des 4,97 TOPS/W DSP et le traitement de CNN de sur-puce. Le bloc de traitement a une ISP pour le prétraitement d'entrée de CNN, un sous-système de DSP optimisé pour le CNN traitant, et un 8-MB L2 SRAM pour stocker des poids de CNN et la mémoire d'exécution. Le schéma 24 montre quelques exemples des résultats d'inférence de CNN employant MobileNet v1. Le sous-système de DSP a démontré les résultats semblables d'inférence à TensorFlow. Les capteurs intelligents de vision peuvent courir le processus complet d'inférence de CNN sur le capteur, et peuvent produire les images saisies en tant que résultats de données brutes et d'inférence de CNN dans le même cadre par l'interface de MIPI. Le capteur soutient également la sortie des résultats d'inférence de CNN seulement de l'interface de SPI pour permettre de petites caméras et pour réduire la puissance et le coût de système. Le processeur d'inférence de CNN sur le capteur permet à des utilisateurs de programmer leurs modèles du favori AI dans la mémoire incluse et de les reprogrammer selon les conditions ou les conditions d'où le système est employé. Par exemple, une fois installé à l'entrée d'une installation, il peut être employé pour compter le nombre de visiteurs entrant dans l'installation ; une fois installé sur un rayon de magasin, il peut être employé pour détecter hors des situations courantes ; une fois installé sur le plafond, il peut être employé pour la chaleur traçant des visiteurs de magasin. On s'attend à ce que des capteurs intelligents de vision fournissent les systèmes bons marchés du bord AI pour différentes applications utilisant les modèles flexibles d'AI.

Ce document passe en revue des accomplissements récents dans des architectures de capteur d'image avec les structures empilées de dispositif. La structure empilée de dispositif améliore considérablement la représentation de capteur d'image, particulièrement aux débits d'images élevés et les résolutions élevées de pixel, par les CDA fortement parallèles mises en application utilisant les pixels de capteur et le circuit de CMOS ont optimisé la technologie transformatrice. Dans les travaux récents, plusieurs propositions ont été faites, avec quelques résultats, utilisant les circuits de empilement pixel-parallèles et/ou les unités de traitement plus futées. Ces nouveaux défis exigent une évolutivité plus élevée, plus d'optimisation de technologie transformatrice pour chaque fonction, et une efficacité plus élevée de secteur. Des détecteurs photoélectriques, les circuits d'entrée de pixel, les messages mélangés analogues et les processeurs numériques, et les souvenirs peuvent être intégrés plus efficacement, suivant les indications du schéma 25, et les futures architectures de capteur d'image gagneront le développement ultérieur pour augmenter des capacités par le dispositif empilant des techniques.