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Nouvelles

March 11, 2021

Applis et défis naissants pour l'emballage

L'emballage avancé joue un plus grand rôle et devient plus d'alternative viable d'élaborer de nouvelles conceptions de circuit intégré au niveau système, mais il présente également des fabricants de circuits intégrés avec une rangée embrouillante des options et parfois d'un prix à payer lourd.

Des véhicules à moteur, des serveurs, des smartphones et d'autres systèmes ont embrassé l'emballage avancé sous une forme ou une autre. Pour d'autres applications, il est surpuissant, et un paquet plus simple des produits suffira. Toujours, l'emballage avancé est devenir rapide une option attrayante pour beaucoup. L'industrie développe de nouvelles formes d'emballage avancé ou améliore les technologies existantes pour une étendue des applications, tel que 5G et AI.

Cela a pris les années d'industrie pour obtenir à ce point. Assembler des matrices dans un paquet rudimentaire a été possible pendant des décennies. Mais en tant que mesurage des courses hors de vapeur, l'emballage pour ouvrir toute une nouvelle série d'options architecturales aux lesquelles peut améliorer la représentation, réduire la puissance, et ajoute la flexibilité dans des conceptions les adaptent aux besoins du client pour les marchés spécifiques et pour réduire le délai d'arrivée au marché.

Aucun type de paquet ne peut répondre à tous les besoins, cependant. Chaque application est différente, et chacune a ses propres conditions uniques. Dans certains cas, l'emballage avancé peut même ne pas être la bonne solution.

L'ingénierie de semi-conducteur a examiné les avantages et les défis de l'emballage avancé sur quatre marchés — serveurs, équipement en réseau, verres et militaire futé/aérospatial. Tandis que c'est juste un échantillon des applications possibles, il accentue certains des problèmes majeurs et des défis dans l'emballage au lequel les fabricants de circuits intégrés feront face à l'avenir.

Tout le marché d'emballage d'IC a valu $68 milliards en 2019, selon Yole Développement. De cela, on s'attend à ce que l'industrie des emballages avancée était $29 milliards en 2019 et se développe par 6,6% pour atteindre $42 milliards en 2025, selon Yole.

Serveurs
Typiquement, pour avancer une conception marginale, les fabricants de dispositif se fondent sur la graduation de puce. Le but est d'emballer plus de fonctions sur une matrice monolithique à chaque nouveau noeud de processus, avec un nouveau noeud déroulant approximativement chaque 18 à 24 mois. Mais la graduation devient plus difficile et chère à chaque noeud, et les avantages de prix/performance diminuent. Ainsi tandis que le mesurage continuera, non tous les composants dans un système mesureront également.

« Il est sur le point vraiment de mourir des sciences économiques, » a dit Walter Ng, vice-président de développement des affaires à UMC. « Aux noeuds de saignement-bord, coûts de gaufrette sont astronomiques, tellement peu de clients et peu d'applications peuvent se permettre de tirer profit de la technologie transformatrice chère. Même pour les clients qui peuvent se permettre le coût, une partie de leur meurt des tailles court contre la taille maximum de réticule. Cela, naturellement, résultats dans des défis de rendement, qui aggrave alors plus loin le problème coûté. Les clients veulent une solution technique plus optimisée, qui fournira une solution plus rentable d'affaires. Le laps de temps qu'elle prend pour concevoir et vérifier une grande système-sur-un-puce (SoC) au bord de saignée est également un souci pour beaucoup d'une perspective de temps-à-marché. »

Dans le monde de serveur, ces points à la désagrégation — fonctions de débarquement qui n'exigent pas ou ne tirent pas bénéfice de la logique numérique la plus avancée — aussi bien que l'intégration hétérogène utilisant une interconnexion ultra-rapide de matrice-à-matrice. Il y a un certain nombre d'options disponibles, mais le buzz actuel est autour des chiplets.

Dans les chiplets, un fabricant de circuits intégrés peut avoir un menu des matrices modulaires, ou des chiplets, dans une bibliothèque, pas qui doivent être développés au même noeud de processus. Généralement, une conception qui inclut des chiplets ressemble à un SoC monolithique, mais à lui coûte moins pour se développer.

Ceci tout semble bon sur le papier, mais il y a quelques défis. « C'est un environnement naissant. C'est un nouveau modèle. Il n'y a pas beaucoup de normes quand il s'agit d'interfaces. Les premiers adopteurs de l'intégration de chiplet tendent à être des sociétés verticalement intégrées qui peuvent commander tous les éléments de conception, et spécifiquement les interfaces, » a dit Eelco Bergman, directeur supérieur de développement des affaires à ASE, dans une présentation à la conférence IMAPS2020 récente. « Aujourd'hui, les conceptions de chiplet seront en grande partie conduites par un promoteur de puce, si c'est un IDM ou un fournisseur fabless. Pendant que l'industrie évolue et les écosystèmes s'ouvrent, vous verrez ce changement. »

D'autres ont convenu. « Comprenant d'autobus la conception et de l'interface Spéc. sont vraiment critiques. Si c'est une situation de propriété industrielle, alors clairement le client va finir jouer un rôle principal là. Ce sera vrai pendant quelque temps, » a dit Mike Kelly, vice-président de paquet et d'intégration avancés de technologie chez Amkor, dans une présentation. « Une fois que nous établissons un endroit où nous avons des architectures communes d'autobus que chacun comprend et sont bien spécifiés, puis la conception peut être très flexible, si c'est une société d'ailleurs verticalement intégrée, IDM ou un OSAT. »

AMD, Intel, et quelques autres ont présenté des architectures comme chiplet. Par exemple, au lieu d'un grand monolithique meurent, le plus défunt processeur du serveur d'AMD que la ligne intègre de plus petites matrices dans un module, a parfois appelé un module de multi-puce (MCM). Les puces sont reliées utilisant une interconnexion de matrice-à-matrice.

Désigné sous le nom d'une 2D conception de chiplet, la MCM d'AMD incorpore une entrée-sortie intégrée et le contrôleur de mémoire meurent basé sur un processus 14nm. Ce mourez est situé au milieu. Le processeur huit 7nm meurt également sont incorporés dans la MCM. Quatre que le processeur meurt sont situés de chaque côté de l'entrée-sortie meurent.

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Fig. 1 : Le processus de serveur de l'EPYC d'AMD avec 8 matrices de noyau et 1 entrée-sortie meurent source : AMD

Pour ses lignes de processeur de serveur, AMD s'est déplacé à une approche comme chiplet pour plusieurs raisons. « Afin de continuer la tendance priée de représentation de la représentation 2X tous les deux ans, nous allons avoir besoin de chiplets pour permettre non seulement plus de transistors à un meilleur rendement, mais pour réduire le montant total de silicium d'avancé-noeud, » a dit Bryan Black, un membre distingué chez AMD, dans une présentation.

Allant en avant, AMD prévoit d'augmenter ses efforts de MCM sur l'avant de processeur de serveur. Il prévoit également de développer des chiplets utilisant 3D empilant des techniques. « Pendant que nous entrons dans 3D empilant, nous allons aggraver tous ces défis que nous avions travaillés dessus dans le 2D, » Black avons dit.

Les 2D et les conceptions du chiplet 3D-based ont plusieurs des mêmes défis. « Chiplets ne sont pas libre, » Black a dit. « Ils ont un coût lié à eux, dans un coût de empaquetage et une augmentation de coût de secteur de matrice. Nous ne pouvons pas prendre un composant monolithique avec le secteur 2X et le diviser en deux plus petits mourez qui sont juste 1X le secteur chacun. Il y a des frais généraux en communiquant entre les deux, aussi bien que logique supplémentaire de puissance, logique supplémentaire de cohérence, contrôles de synchronisation supplémentaires, et aussi bien que contrôles efficaces d'essai. Nous avons une tonne de logique de commande supplémentaire en plus de la communication d'entrée-sortie au-dessus qui est exigée pour relier ces deux matrices et les faire regarder aussi semblables à être aussi une mourez en tant que possible. »

Sur cela, un paquet exige des matrices avec de bons rendements, également appelés bon connu meurent. L'un mauvais meurent dans le paquet peut mener aux défaillances de produit ou de système. « Il y a variation paramétrique de toutes les matrices. Et ainsi nous avons un problème fondamental d'essai et de caractérisation des solutions de multi-matrice. Certains sont lents. Certains sont rapides. Certains consomment davantage ou moins de puissance, » Black a dit.

La chaleur, la distribution d'énergie, et la fiabilité sont également des défis avec des conceptions basées sur chiplet. Et puis, si le paquet échoue, la grande question est qui prend la responsabilité. Est-ce le vendeur de puce, le fournisseur d'IP ou la maison de empaquetage ?

Pour ceci, l'industrie des emballages peut apprendre des expériences antérieures, en particulier aux parties de 2.5D. Avec 2.5D, des matrices sont empilées ou placées côte à côte sur une interposition. L'interposition, qui incorpore par des vias de silicium (TSVs), agit en tant que pont entre les puces et un conseil.

Aux parties de 2.5D, les fabricants de dispositif luttaient avec différents matrices, questions d'intégration et défis de rendement. Au fil du temps, bien que, les vendeurs aient travaillé par les problèmes.

« Je me rappelle quand les projets 2.5D ont commencé, » Kelly d'Amkor's ai dit. « La chose du numéro un qui nous a aidés obtenait des rendements jusqu'à un certain point. Alors ce n'était pas un défi énorme à assortir par les quelques pertes de rendement que vous avez eu. »

Si une matrice ne rencontrait pas Spéc., les vendeurs réaliseraient alors une analyse étendue de cause première du dispositif. Ceci exige une stratégie de essai saine.

Le même type de recette a pu être mis en application pour l'intégration hétérogène utilisant des chiplets. Comme avant, se développant meurt avec de bons rendements est critique. « Vous allez le prendre à une autre extrémité. Vous aurez plus de matrices et plus de joints de soudure. Mais tant que votre assemblage fondamental est solide de roche, il ne va pas être aussi douloureux d'une discussion comme nous l'avons trouvée avec 2.5D, » Kelly a dit.

En effet, le paquet doit avoir de bons rendements aux coûts acceptables. Mais quand un échec se produit, il retourne au fournisseur. « Finalement, le fournisseur est celui qui est finalement responsable du produit. Mais la base d'approvisionnement qui a soutenu que le fournisseur de puce est là pour aider dans ce processus d'analyse d'échec. Une fois que cela est identifié, puis les responsabilités et les responsabilités deviennent beaucoup plus claires, » Bergman d'ASE a dit.

Le but est d'empêcher des échecs en premier lieu. Cela adopte une approche holistique commençant par la conception. « Par la phase de conception, nous figurerons ce qui va fonctionner le meilleur avec le client, » avons dit Ken Molitor, Directeur des Opérations chez Quik-PAK. « Nous guichetier le projet entier, où nous concevons le substrat, aurons le substrat fabriqué, et puis proposons une conception cohésive. Puis, nous l'aurons assemblée. Il y a certaines étapes importantes (pendant le processus.) Cela tend à réduire le risque sur son extrémité et dans notre extrémité. »

Équipement en réseau
Les vendeurs d'équipement en réseau relèvent plusieurs des mêmes défis. Le réseau est un système complexe qui enjambe du siège social au nuage. Pour adresser ces marchés, les vendeurs du matériel de transmission vendent différents systèmes pour différentes parties du réseau.

Par exemple, dans une part du réseau, Cisco vend un routeur pour des prestataires de service à grande échelle. Un routeur dirige le réseau utilisant des paquets de données d'IP. Le dernier routeur de Cisco est basé sur ses propres moyens, ASIC interne. Construit autour d'un processus 7nm, ASIC monolithique de Cisco permet Tbps 12,8 de largeur de bande sur la même puce.

Cisco développe également ASICs pour ses autres produits de mise en réseau. D'autres vendeurs du matériel de transmission développent ASICs, aussi bien.

Les vendeurs sont également explorants ou mettants en application des approches alternatives pour plusieurs raisons. À chaque noeud, ASIC devient plus grand et plus cher. Il incorpore également un SerDes (serializer/deserializer), qui fournit des communications interpuces ultra-rapides.

La « largeur de bande de réseau mesurant des conditions ont comme conséquence une augmentation de mise en réseau ASIC meurent taille avec chaque génération de technologie, » a dit Valery Kugel, un ingénieur distingué principal au genévrier, dans une présentation. « () Le SerDes occupe une grande partie de la région d'ASIC. »

Il y a d'autres questions. ASIC se compose des blocs numériques et analogues. Les avantages numériques de partie de la graduation, permettant plus de fonctions avec des largeurs de bande plus élevées. Mais pas tout tire bénéfice de la graduation.

« La fonction de SerDes ne se rétrécit pas. C'est une structure analogue. Elle ne mesure pas bien, » a dit Nathan Tracy, un technologue et le directeur des standards de l'industrie chez TE Connectivity. Tracy est également le président du forum optique d'interconnexion de réseaux (OIF), un groupe de standards de l'industrie.

Il y a plusieurs solutions ici, y compris des chiplets. Pour relier des matrices dans un paquet, OIF développe une norme d'interface de matrice-à-matrice CEI-112G-XSR appelé. XSR relie des chiplets et des moteurs optiques dans MCMs. Il permet des débits jusqu'à 112Gbps au-dessus d'un lien de portée courte. XSR est toujours sous forme d'ébauche.

Il y a plusieurs manières de mettre en application des chiplets et XSR dans l'équipement en réseau. Par exemple, grand ASIC est coupé en deux plus petites matrices, qui sont reliées utilisant un lien de XSR.

Dans un autre exemple, le grand bloc de SerDes est cassé dans quatre qu'une plus petite entrée-sortie meurt. Puis, dans une MCM, ASIC se repose au milieu, qui est entouré par quatre plus petits chiplets d'entrée-sortie.

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Fig. 2 : Exemple d'un commutateur SoC d'Ethernet exigeant la connectivité de matrice-à-matrice. Source : Synopsys

En outre, un fabricant de dispositif a pu intégrer les moteurs optiques avec une puce ASIC de commutateur dans une MCM.

« Il y a beaucoup de buzz d'industrie sur l'optique Co-emballée, » Tracy a dit. « Je parle de la possibilité d'éloignement des émetteurs-récepteurs optiques que l'on peut brancher à la lame de visage du commutateur à avoir le monté mécaniquement optique directement sur le silicium de changement. Vous avez besoin d'une interconnexion ultra-rapide de basse puissance. Le centre de cette discussion est le développement du XSR d'OIF. »

L'adoption des chiplets dépendra de l'application. Dans certains cas, ASICs toujours sembler raisonnable. Il y a plusieurs facteurs ici, comme le coût et le rendement. « Il est tout au sujet de puissance de réduction, » Tracy a dit.

La « utilisation des chiplets laissent diminuer le principal meurent taille à entrer dans les limites de taille de réticule. Mais la plupart des IC ne sont pas réticule limité. Ainsi cet argument fonctionne seulement pour un très petit nombre d'IC. C'est un argument fort qui ne s'applique pas à la plupart des conceptions, » selon un expert. « Si vous dédoublez la conception dans deux, vous obtenez à 2X le nombre de matrice par gaufrette. Supposant défaut “D” par gaufrette sont relativement constant, puis votre rendement va de X-D à 2 X-D. Of cours, il prend deux fois autant de meurent par paquet, ainsi votre efficace rendement est (2X-D)/2 = X-D/2. Vous avez effectivement coupé les défauts dans la moitié au prix des deux plus complexes mourez contre une mourez paquet. Car la technologie du conditionnement de multi-matrice s'améliore au fil du temps, ce sera moins de question. »

Verres futés
Ces solutions peuvent fonctionner pour la vitesse de mise en réseau, mais le marché de consommateurs a différentes conditions, particulièrement pour de nouveaux et naissants produits.

Par exemple, dans la R&D, plusieurs sociétés développent les verres futés de la deuxième génération ou les verres d'AR/VR. La réalité virtuelle (VR) permet à des utilisateurs d'éprouver les environnements 3D virtuels. La réalité augmentée (AR) prend des images générées par ordinateur et les recouvre sur le système.

Si la technologie fonctionne, des verres d'AR/VR pourraient être employés pour l'extraction de données, la reconnaissance des visages, les jeux et la traduction. Ils pourraient également projeter une présentation ou un clavier sur une surface.

« [AR/VR] et leurs dispositifs variables sont seulement au début de leur voyage à devenir la plate-forme de calcul de la deuxième génération, » a dit Chiao Liu, directrice et scientifique de recherches aux laboratoires de réalité de Facebook, dans un papier à l'IEDM de l'année dernière.

Développer une paire utile et peu coûteuse de verres futés n'est pas une tâche simple. Ces produits exigent de nouveaux puces, affichages et interfaces de basse puissance. En ces verres, les programmes sont lancés utilisant la voix, le regard fixe d'oeil, et les mouvements de chef/corps. Toutes ces technologies doivent être sûres.

« Nous allons avoir besoin d'améliorations spectaculaires d'un bout de l'affaire à l'autre, » a dit Ron Ho, directeur de l'ingénierie de silicium chez Facebook, dans une présentation à IMAPS2020. « J'ai besoin beaucoup plus de représentation relativement à la puissance que je peux soutenir dans les systèmes aujourd'hui. Généralement, je dois courir des choses plus rapidement avec la latence inférieure. »

Pour permettre les verres futés au bon facteur de forme, l'emballage d'IC est clé. « Je dois gérer les ensembles qui permettent des choses comme la représentation accrue et la latence inférieure, » Ho ai dit. « Vous ne pouvez pas forcer des puces pour aller au-dessus d'une trace de multi-pouce et pour brûler un groupe de puissance sur PCIe. Mais plutôt vous Co-paquet elles et les mettre l'un à côté de l'autre. Et par TSVs, elles ont une largeur de bande beaucoup plus élevée et des connexions de plus haute performance. »

À IEDM, Facebook a révélé quelques indices au sujet de ses verres d'AR/VR, qui sont dans la R&D. Dans un papier, Facebook a décrit le développement d'une technologie d'interface visuelle d'ordinateur pour des verres d'AR/VR. La technologie sous-jacente est un capteur avancé d'image de CMOS.

Les capteurs d'image de CMOS fournissent les fonctions de caméra dans les smartphones et d'autres produits. Mais les capteurs standard d'image ne sont pas appropriés pour des verres d'AR/VR. Ce qui est exigé sont les capteurs d'image optimisés parperception avec l'emballage avancé. Dans le papier, Facebook a décrit un capteur d'image de trois-couche. La première couche est un capteur d'image avec une unité de traitement, suivie d'un processeur d'agrégation, et puis une plate-forme de calcul de nuage.

Facebook a également mentionné la liaison hybride de cuivre. Pour ceci, les matrices sont empilées et reliées utilisant une technique de collage par diffusion de cuivre-à-cuivre. Elle est peu claire si Facebook empruntera cet itinéraire, mais la liaison hybride est une technologie connue dans le monde de capteur d'image.

Militaire/aérospatial
Pendant des décennies, en attendant, le Département de la Défense des États-Unis (DoD) a identifié que la technologie de puce est essentielle pour la supériorité militaire des États-Unis. Pour différents systèmes, la communauté de la défense emploie des puces aux noeuds avancés et mûrs. L'emballage est également une partie critique de l'équation.

Militaire/aérospatial implique une multitude de clients avec différentes conditions, bien qu'il y ait quelques thèmes communs ici. « Nous entretenons beaucoup de différents secteurs, » Molitor de Quik-PAK a dit. « Nous entretenons le mil/industrie aérienne. Le mil/programmes aériens tendent à être longévitaux. Ils sont employés à traiter les composants qui doivent fonctionner pendant 20 à 30 années. »

Le mil/clients aériens relèvent d'autres défis. Comme avec le secteur commercial, le coût de développer les puces avancées est élevé, mais les avantages se rétrécissent à chaque noeud. Plus, les volumes sont relativement bas pour la communauté de la défense.

Parfois, la communauté de la défense emploie des fonderies de non-U.S. pour obtenir les puces avancées, mais il préfère employer les vendeurs terrestres pour la sécurité. Le mil/clients aériens veulent une chaîne d'approvisionnements de confiance et assurément pour les deux puces et paquets.

Néanmoins, le DoD recherche des approches alternatives au delà de la graduation de puce, à savoir intégration et chiplets hétérogènes.

Par exemple, Intel a été récemment attribué un nouveau contrat pour le nouvel effort du chiplet du DoD, a appelé le programme hétérogène de pointe de prototype d'intégration (BATEAU). Dans le cadre du plan, Intel a établi une nouvelle entité commerciale des États-Unis autour des chiplets. Ce programme donne à des clients l'accès aux capacités de empaquetage d'Intel, y compris le DoD et la communauté de la défense.

Il y a de diverses pièces au programme de BATEAU. Tandis qu'Intel gagnait la partie numérique du programme, Qorvo a été attribué la pièce de rf du projet de BATEAU. Sous ce projet, Qorvo installera une conception d'emballage de rf, une production et un centre hétérogènes de prototypage dans le Texas. Ce centre servira principalement la communauté de la défense.

Qorvo n'est pas nouveau au mil/aérien. Pendant des années, le fournisseur des dispositifs RF et d'autres produits fournit la fonderie et les services d'emballage pour le mil/aérien et le secteur commercial. La société développe des dispositifs basés sur la nitrure de gallium (GaN), l'arséniure de gallium (GaAs) et d'autres processus.

Dans le mil/aérien, les conditions de empaquetage ont changé au cours des années. « Quand j'ai commencé la première fois à travailler pour Qorvo il y a de nombreuses années, personne n'a voulu que nous les envoyassent a empaqueté des pièces. Le mil/nus voulus aériens meurent, » a dit doyen White, directeur de la défense et de la stratégie aérospatiale du marché chez Qorvo. « Nous avons vu le changement du marché d'un type militaire-aérospatial marché, qui est matrice nue, à l'intégration de empaquetage et de empaquetage. L'emballage est plus ambiant robuste que c'était il y a des années. Nous faisons beaucoup d'emballage pour le mil/aérien en un grand choix de différents paquets, selon des niveaux de puissance, la dissipation thermique et la robustesse pour la vibration. »

Dans le cadre du programme de BATEAU, Qorvo fournira des services d'emballage hétérogènes utilisant des dispositifs basés sur GaN, GaAs et silicium. Le but est de rencontrer ce que le DoD appelle SWAP-C, un acronyme qui dénote les conditions de taille, de poids, de puissance et de coût pour des paquets dans diverses applications, telles que des systèmes de radar à balayage électronique, des véhicules téléguidés, des plates-formes de guerre électronique et des satellites.

Le programme de BATEAU est adapté pour l'empaquetage, bien que Qorvo fournisse un guichet unique. Il continuera à fournir la fonderie et les services d'emballage pour le mil/clients aériens. « Nous le modelons après notre modèle de fonderie. Nous employons le même genre de type d'accès ouvert de modèle. Et ce serait un service. Vous pourriez concevoir dans notre fonderie. Et alors vous pourriez dire, est-ce que “vous pouvez puis les mettez prendre ces pièces et dans un paquet ? “Ainsi c'est une addition ou expansion de notre capacité actuelle, » White a dit.

En attendant, le mil/aérien comporte le travail fait sur commande. Chaque client peut avoir différentes conditions de empaquetage avec de divers défis.

Prenez le rf, par exemple. « Un des défis que vous avez dans la communauté de rf est, une fois que vous mettez un dispositif dans un paquet, il change la représentation de rf, » White a dit. « Vous devez concevoir vos puces et votre MMICs pour vou'adapter à l'intérieur de ces paquets, et pour exécuter aussi étroitement que vous pouvez probablement à leur représentation prévue originale. »

Dans cet esprit, se développer des chiplets modèlent autour du rf est plus facile a dit que fait. « (BATEAU) est visé pour employer GaN, GaAs et silicium. Ils seront également tout intégrés à l'intérieur de ces paquets hétérogènes, » White a dit. « Le plus haut dans la fréquence que vous allez, plus provocante elle devient pour faire une conception de type chiplet. C'est l'un des secteurs que nous les explorons en tant qu'élément du BATEAU. Ceci fait ce que le gouvernement appellerait un de type chiplet d'une conception. Et cela n'est pas complètement défini encore. »

Conclusion
Il y a d'abondance d'autres marchés qui sont attendus pour pousser vers une intégration plus hétérogène. Les ordinateurs bas de gamme du Mac d'Apple se déplacent à un processeur M1 intérieurement développé qui intègre des noyaux d'unité centrale de traitement, les graphiques, un moteur d'apprentissage automatique dans « un paquet adapté aux besoins du client, » selon la société.

C'est juste le début, aussi. Il y a de nouvelles occasions pour empaqueter sur d'autres marchés, tels que 5G, AI, mobile, et abondance des défis à aller avec eux. Mais il ne semble y avoir aucune pénurie d'occasion de maintenir l'industrie occupée, parmi les nouveaux et monumentaux changements ayant lieu du marché. (de Mark LaPedus)

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