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Une technologie peut devenir bien connue d'un champ professionnel relativement étroit. Il y a des raisons historiques et il est également inséparable de la promotion des sociétés célèbres. C'est Apple qui apporte la petite gorgée au public, et l'emballage avancé peut attirer l'attention du public répandue. Puisque TSMC (TSMC).
Apple a indiqué que mon i observent des utilisations siroter la technologie, et la petite gorgée a été largement connue depuis lors ; TSMC a indiqué qu'en plus de la technologie de pointe, je veux également m'engager dans l'emballage avancé, et l'emballage avancé a été mentionné par l'industrie en tant qu'ayant le même statut important en tant que technologie de pointe.
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Ces dernières années, les technologies du conditionnement avancées ont continué à émerger, et les nouveaux termes ont également émergé l'un après l'autre, faisant aux gens un petit éblouissement. Actuellement, il y a au moins des douzaines de noms liés à l'emballage avancés qui peuvent être énumérés.
Par exemple : Paquet d'échelle de WLP (paquet de niveau de gaufrette), de FIWLP (paquet de niveau de gaufrette d'entrance), de FOWLP (paquet de niveau de gaufrette de sortance), d'eWLB (a inclus la rangée de BallGrid de niveau de gaufrette), de CSP (Chip Scale Package), de WLCSP (puce de niveau de gaufrette)), vache (puce sur la gaufrette), wow (gaufrette sur la gaufrette), FOPLP (paquet de niveau de panneau de sortance), l'information (sortance intégrée), CoWoS (Puce-sur-Gaufrette-sur-substrat), HBM (mémoire élevée de largeur de bande), HMC (MemoryCube hybride), Large-E/S (entrée-sortie large), EMIB (pont incorporé d'Interconect de Multi-matrice), Foveros, Co-EMIB, ODI (interconnexion omnidirectionnelle), 3D IC, SoIC, X-cube… etc.… ceux-ci sont tous des technologies du conditionnement avancées.
Comment distinguer et comprendre ces derniers technologies du conditionnement avancées d'éblouissement ? Est ce ce que cet article indiquera au lecteur.
Tout d'abord, afin de faciliter la distinction, nous divisons l'emballage avancé en deux catégories :① Technologie du conditionnement avancée basée sur l'extension plate DE X/Y, principalement par RDL pour l'extension et l'interconnexion de signal ; La technologie du conditionnement avancée de ② basée sur l'extension d'axe des z, principalement par TSV effectue l'extension et l'interconnexion de signal.

Technologie du conditionnement avancée basée sur l'extension plate DE X/Y
L'avion DE X/Y ici se rapporte au plan DE X/Y de la gaufrette ou de la puce. La caractéristique distinctive de ce type de paquet est qu'il n'y a aucun TSV par le silicium par l'intermédiaire de. La méthode ou la technologie d'extension de signal est principalement réalisée par la couche de RDL. Habituellement il n'y a aucun substrat, et le câblage de RDL est attaché au corps de silicium de la puce, ou attaché au moulage. Puisque le produit final de paquet n'a pas un substrat, ce type de paquet est relativement mince et est actuellement très utilisé dans des téléphones intelligents.

1. FOWLP

FOWLP (paquet de niveau de gaufrette de sortance) est un genre de WLP (paquet de niveau de gaufrette), ainsi nous doit comprendre le paquet de niveau de gaufrette de WLP d'abord.
Avant l'avènement de la technologie de WLP, les étapes de processus de empaquetage traditionnelles ont été principalement effectuées après coupe en dés et découpage en tranches de la matrice. La gaufrette a été premièrement découpée et alors empaquetée dans de diverses formes.

WLP a sorti vers 2000. Il y a deux types : Entrance (entrance) et sortance (sortance). L'emballage de niveau de gaufrette de WLP est différent de l'emballage traditionnel. Dans le processus de empaquetage, la plupart des processus sont correctes. La gaufrette est actionnée, c.-à-d., l'emballage global (emballage) est exécuté sur la gaufrette, et la coupe en dés est exécuté après que l'emballage soit accompli.
Puisque la coupe en dés est effectuée après que l'emballage soit accompli, la taille emballée de puce est presque identique que celle de la puce nue, ainsi ce s'appelle également CSP (Chip Scale Package) ou le WLCSP (niveau Chip Scale Packaging de gaufrette). Ce type de paquet se conforme aux produits de consommation. La tendance du marché des produits électroniques étant capacité et inductance légères, petites, courtes et minces, parasites sont relativement petite, et ils ont les avantages du coût bas et de la bonne dissipation thermique.
Au début, WLP adopte en grande partie le type d'entrance, qui peut s'appeler Fan-in WLP ou FIWLP, qui sont principalement employés dans les puces avec un petit secteur et un nombre restreint de goupilles.

Avec l'amélioration de la technologie d'IC, les rétrécissements de secteur de puce, et le secteur de puce ne peuvent pas adapter à assez de goupilles. Par conséquent, la forme de paquet de la sortance WLP, également connue sous le nom de FOWLP, est dérivée, qui réalise la pleine utilisation de RDL en dehors du secteur de puce d'établir des rapports. Obtenez plus de goupilles.

FOWLP, parce que RDL et bosse doivent être menés à la périphérie de la puce nue, il est nécessaire de découper la gaufrette nue de puce d'abord, et modifient la puce nue indépendante dans le processus de gaufrette, et sur cette base, par le traitement par lots et puis métallisent les interconnexions de câblage pour former le paquet final. Le processus d'emballage de FOWLP est montré dans la figure ci-dessous.

FOWLP est soutenu par beaucoup de sociétés, et les différentes sociétés ont différentes méthodes de nomination. La figure suivante montre le FOWLP fourni par les sociétés importantes.

Si c'est entrance ou sortance, la connexion entre l'emballage de WLP et la carte PCB niveau de la gaufrette est sous forme de secousse-puce, et le côté actif de la puce fait face à la carte électronique, qui peut réaliser le chemin électrique le plus court, qui garantit également une vitesse plus élevée et des effets moins parasites. D'autre part, en raison de l'utilisation de l'emballage en lots, la gaufrette entière peut être empaquetée d'un seul trait, et la réduction des coûts est une autre force d'entraînement pour l'emballage niveau de la gaufrette.
2. l'INFORMATION
L'information (sortance intégrée) est une technologie du conditionnement avancée de FOWLP développée par TSMC en 2017. C'est une intégration sur le processus de FOWLP, qui peut être compris comme intégration des processus multiples de sortance de puce, alors que FOWLP se concentre sur le processus d'emballage de sortance lui-même.
L'information a donné l'espace pour l'intégration des puces multiples, qui peuvent être appliquées à l'emballage de la radiofréquence et des puces sans fil, à l'emballage des processeurs et aux puces de bande de base, et l'emballage des processeurs graphiques et des puces de réseau. La figure ci-dessous est un diagramme de comparaison de FIWLP, de FOWLP et d'information.

Le processeur de l'iPhone d'Apple a été toujours produit par Samsung pendant les premières années, mais TSMC a commencé à partir de l'A11 d'Apple et a pris des commandes pour deux générations des processeurs d'iPhone l'un après l'autre. Reliez, réduisez l'épaisseur, l'espace précieux libre pour des batteries ou d'autres pièces.
Apple a commencé l'emballage de l'information à partir de l'iPhone 7, et continuera à l'employer à l'avenir. l'iPhone 8, l'iPhone X, y compris d'autres marques des téléphones portables à l'avenir commencera également à employer cette technologie. L'addition d'Apple et de TSMC a changé le statut d'application de technologie de FOWLP, qui permettra au marché d'accepter graduellement et appliquer généralement la technologie du conditionnement de FOWLP (l'information).
3. FOPLP
Le paquet de niveau de panneau de FOPLP (paquet de niveau de panneau de sortance) dessine sur les idées et la technologie de FOWLP, mais les utilisations un plus grand panneau, ainsi il peut fabriquer les produits conditionnés qui sont plusieurs fois la taille des puces de gaufrette de silicium de 300 millimètres.
La technologie de FOPLP est une extension de technologie de FOWLP. Le processus de sortance est effectué sur un plus grand panneau carré de transporteur, ainsi ce s'appelle la technologie du conditionnement de FOPLP. Son panneau de transporteur de panneau peut être un panneau de transporteur de carte PCB ou un panneau en verre de transporteur pour les panneaux en cristal liquides.
Actuellement, FOPLP utilise un transporteur de carte PCB tel que pouces 24×18 (610×457mm), et son secteur est environ 4 fois qui d'une gaufrette de silicium de 300 millimètres. Par conséquent, il peut être simplement considéré comme un processus simple, qui peut être mesuré. Fabriquez les produits d'emballage avancés qui sont 4 fois la taille des gaufrettes de silicium de 300 millimètres.
Comme le processus de FOWLP, la technologie de FOPLP peut intégrer le processus pre-- et de courrier-encapsulation, qui peut être considéré comme un processus de empaquetage ancien, ainsi il peut considérablement réduire les coûts de production et de matériaux. La figure ci-dessous montre la comparaison entre FOWLP et FOPLP.

FOPLP emploie la technologie de production de carte PCB pour la production de RDL. Sa ligne largeur et interlignage sont actuellement plus grandes que 10um. L'équipement de SMT est utilisé pour monter des puces et des composants passifs. Puisque son secteur de panneau est beaucoup plus grand que le secteur de gaufrette, il peut être employé empaquettent une fois plus de produits. Comparé à FOWLP, FOPLP a un plus grand avantage de coût. Actuellement, les sociétés d'empaquetage globales importantes comprenant Samsung Electronics et les ASE investissent activement dans la technologie transformatrice de FOPLP.
4. EMIB
La technologie du conditionnement avancée d'EMIB (pont incorporé d'interconnexion de Multi-matrice) du pont incorporé d'interconnexion de multi-matrice est proposée et activement appliquée par Intel. À la différence des trois paquets avancés décrits ci-dessus, EMIB est un type paquet de substrat, parce qu'EMIB fait pas TSV donc est également divisé en technologie du conditionnement avancée basée sur l'extension plate DE X/Y.
Le concept d'EMIB est semblable au paquet 2.5D basé sur une interposition de silicium, qui est une interconnexion à haute densité locale par le silicium. Comparé au paquet 2,5 traditionnel, parce qu'il n'y a aucun TSV, la technologie d'EMIB a les avantages du rendement normal de paquet, d'aucun processus supplémentaire et de la conception simple.
Des puces de SoC, l'unité centrale de traitement, le GPU, le contrôleur de mémoire et le contrôleur traditionnels d'E/S peuvent seulement être fabriqués utilisant un processus. Utilisant la technologie d'EMIB, l'unité centrale de traitement et les GPU ont des conditions de processus élevées, et peuvent employer 10nm le processus, unité d'E/S, l'unité de communication peut employer le processus 14nm, la pièce de mémoire peut employer le processus 22nm, et EMIB a avancé la technologie du conditionnement peut intégrer trois processus différents dans un un processeur. La figure ci-dessous est un schéma de principe d'EMIB.

Comparé à l'interposition de silicium (interposition), le secteur de puce de silicone d'EMIB est plus petit, plus flexible et plus économique. La technologie du conditionnement d'EMIB peut unité centrale de traitement de paquet, E/S, GPU et même FPGA, AI et d'autres puces ensemble selon les besoins, et peut empaqueter des puces de différents processus tels que 10nm, 14nm, 22nm, etc. ensemble dans une puce simple, s'adaptant aux besoins des affaires flexibles.

Par la méthode d'EMIB, la plate-forme de KBL-G intègre des processeurs et AMD Radeon RX Vega M GPUs d'Intel Core, et a en même temps la puissance de calcul puissante des processeurs d'Intel et des excellentes capacités de graphiques d'AMD GPUs, aussi bien qu'une excellente expérience de dissipation thermique. Cette puce a créé l'histoire et a apporté l'expérience de produit à un nouveau niveau.

Technologie du conditionnement avancée basée sur l'extension d'axe des z
La technologie du conditionnement avancée basée sur l'extension d'axe des z est principalement pour l'extension et l'interconnexion de signal par TSV. TSV peut être divisé en 2.5D TSV et 3D TSV. Par la technologie de TSV, des puces multiples peuvent être verticalement empilées et reliées ensemble.
En technologie de 3D TSV, les puces sont très étroites entre eux, ainsi le retard sera moins. En outre, le rapetissement de la longueur d'interconnexion peut réduire des effets parasites relatifs et faire la course de dispositif à une plus haute fréquence, qui traduit en amélioration de représentation et plus grand le degré de réduction des coûts.
La technologie de TSV est la technologie clé de l'emballage tridimensionnel, y compris les fabricants intégrés par semi-conducteur, les fonderies de fabrication de circuit intégré, les fonderies de empaquetage, les promoteurs de technologie d'émergence, les universités et les instituts de recherche, et les alliances de technologie et d'autres instituts de recherche ont effectué beaucoup d'aspects du processus de TSV. Recherche et développement.
En outre, les lecteurs doivent noter que bien que la technologie du conditionnement avancée basée sur l'extension d'axe des z utilisation principal TSV pour l'extension et l'interconnexion de signal, RDL est également indispensable. Par exemple, si le TSVs des puces supérieures et inférieures ne peut pas être aligné, ils doivent passer RDL effectue l'interconnexion locale.
5. CoWoS
CoWoS (Puce-sur-Gaufrette-sur-substrat) est une technologie du conditionnement 2.5D lancée par TSMC. CoWoS est d'empaqueter la puce sur une interposition de silicium (interposition), et utilise le câblage à haute densité sur l'interposition de silicium pour l'interconnexion. Reliez-, et puis installez-le sur le substrat de paquet, suivant les indications de la figure ci-dessous.

CoWoS et l'information mentionnée ci-dessus viennent de TSMC. CoWoS a une interposition de silicium, mais l'information ne fait pas. CoWoS est visé le marché à extrémité élevé, et le nombre de connexions et de taille de paquet sont relativement grand. L'information vise le marché rentable, avec des tailles de plus petit paquet et moins connexions.
TSMC a commencé la production en série de CoWoS en 2012. Par cette technologie, des puces multiples sont empaquetées ensemble, et par l'interconnexion à haute densité d'interposition de silicium, elle a réalisé l'effet de la taille de petit paquet, de la haute performance, de la consommation de puissance faible, et de moins goupilles.
La technologie de CoWoS est très utilisée. Le GP100 de Nvidia et la puce de Google TPU2.0 derrière AlphaGo qui a défait le KE Jie tout pour employer la technologie de CoWoS. L'intelligence artificielle AI est également derrière la contribution de CoWoS. Actuellement, CoWoS a été soutenu par les fabricants de puces à extrémité élevé tels que NVIDIA, AMD, Google, XilinX, et Huawei HiSilicon.
6. HBM
Mémoire élevée de largeur de bande de HBM (mémoire élevée de largeur de bande), principalement pour le marché à extrémité élevé de carte graphique. Les utilisations 3D TSV de HBM et les technologies de 2.5D TSV d'empiler les puces de mémoire multiples ensemble par 3D TSV, et emploie la technologie de 2.5D TSV pour relier ensemble des puces de mémoire empilée et GPUs sur le panneau de transporteur. La figure ci-dessous montre un schéma de principe de technologie de HBM.

HBM a actuellement trois versions, à savoir HBM, HBM2 et HBM2E, avec des largeurs de bande de 128 GBP/pile, de 256 GBP/pile et de 307 GBP/pile respectivement. Le dernier HBM3 est toujours en cours de développement.
AMD, NVIDIA et la norme principale de HBM de Hynix, AMD ont employé la première fois la norme de HBM dans ses cartes graphiques de navire amiral, avec une largeur de bande de mémoire vidéo de jusqu'à 512 GBP, et NVIDIA a suivi de près, utilisant la norme de HBM pour réaliser 1TBps de largeur de bande de mémoire vidéo. Comparé à DDR5, la représentation de HBM est améliorée par plus de 3 fois, mais la puissance est réduite de 50%.
7. HMC
Le cube hybride en stockage de HMC (cube hybride en mémoire), sa norme est principalement favorisé par le micron, la cible est le marché à extrémité élevé de serveur, particulièrement pour l'architecture de multiprocesseur. HMC emploie les puces de DRACHME empilées pour réaliser une plus grande largeur de bande de mémoire. En outre, HMC intègre le contrôleur de mémoire (contrôleur de mémoire) dans le paquet de pile de DRACHME par la technologie d'intégration de 3D TSV. La figure suivante montre le schéma de principe de la technologie de HMC.

Comparant HBM et HMC, il peut voir que les deux sont très semblables. Empilez les puces de DRACHME et reliez- ensembleles par 3D TSV, et il y a des puces de contrôle de logique sous eux. La différence entre les deux est que HBM est relié ensemble par l'interposition et le GPU, alors que HMC est installé directement sur le substrat, manquant de l'interposition et du 2.5D TSV au milieu.
Dans la pile de HMC, le diamètre du 3D TSV est au sujet de 5-6um, et le nombre dépasse 2000+. Les puces de DRACHME sont habituellement amincies à 50um, et les puces sont reliées par un 20um MicroBump.
Dans le passé, des contrôleurs de mémoire ont été construits dans les processeurs, ainsi dans des serveurs à extrémité élevé, quand un grand nombre de modules de mémoire doivent être utilisés, la conception du contrôleur de mémoire est très compliqué. Maintenant que le contrôleur de mémoire est intégré dans le module de mémoire, la conception du contrôleur de mémoire est considérablement simplifiée. En outre, HMC emploie un interface série ultra-rapide (SerDes) pour mettre en application une interface ultra-rapide, qui convient aux situations où le processeur et la mémoire sont loin.
8. Large-E/S
(Entrée-sortie large) la technologie à bande large de l'entrée et sortie Large-E/S est principalement favorisée par Samsung. Elle a atteint la deuxième génération. Elle peut réaliser une largeur d'interface de mémoire de jusqu'à 512bit. La fréquence de fonctionnement de l'interface de mémoire peut atteindre jusqu'à 1GHz, et toute la largeur de bande de mémoire peut atteindre 68GBps. C'est deux fois la largeur de bande de l'interface DDR4 (34GBps).
Le Large-E/S est réalisé en empilant la puce de mémoire sur la puce de logique, et la puce de mémoire est reliée à la puce et au substrat de logique par 3D TSV, suivant les indications de la figure ci-dessous.

Le Large-E/S a les avantages du paquet d'empilement vertical de l'architecture de TSV, qui peut aider à créer le stockage mobile avec les deux caractéristiques de vitesse, de capacité et de puissance de répondre aux besoins des périphériques mobiles tels que des smartphones, des comprimés, et des consoles tenues dans la main de jeu. Sa cible principale est des périphériques mobiles qui exigent la consommation de puissance faible.
9. Foveros
En plus d'EMIB l'emballage avancé a décrit plus tôt, Intel a également présenté la technologie à bord active de Foveros. En introduction technique d'Intel, Foveros s'appelle le 3D Chip Stack face à face pour l'intégration hétérogène, une pile hétérogène face à face tridimensionnelle de puce d'intégration.
La différence entre EMIB et Foveros est que l'ancien est une 2D technologie du conditionnement, alors que ce dernier est une technologie du conditionnement empilée par 3D. Comparé au 2D emballage d'EMIB, Foveros est plus approprié aux produits de petite taille ou aux produits avec des conditions de largeur de bande de mémoire plus élevée. En fait, EMIB et Foveros ont peu de différence dans la représentation et les fonctions de puce. Les deux puces de différentes caractéristiques et fonctions sont intégrées pour jouer différents rôles. Cependant, en termes de puissance de volume et, les avantages de l'empilement de Foveros 3D ont émergé. La puissance des données transmises par Foveros par peu est très basse. La technologie de Foveros doit traiter la réduction du lancement de bosse, l'augmentation de la densité et la puce empilant la technologie.
La figure suivante montre le schéma de principe de la technologie du conditionnement de Foveros 3D.

Le premier Foveros 3D a empilé la puce LakeField de carte mère de conception, il intègre un processeur de lac ice 10nm et un noyau 22nm, avec des fonctions complètes de PC, mais la taille est seulement quelques cents.
Bien que Foveros soit une technologie du conditionnement 3D plus avancée, ce n'est pas un substitut pour EMIB. Intel combinera les deux à la fabrication suivante.
10. Co-EMIB (Foveros + EMIB)
La Co-EMIB est un complexe d'EMIB et de Foveros. EMIB est principalement responsable de la connexion horizontale, de sorte que les puces de différents noyaux soient épissées ensemble comme un puzzle, alors que Foveros est une pile verticale, juste comme un édifice haut. Chaque plancher peut avoir différentes conceptions complètes, telles qu'un gymnase sur le premier étage, un immeuble de bureaux sur le deuxième plancher, et un appartement sur le troisième plancher.
La technologie du conditionnement qui combine EMIB et Foveros s'appelle la Co-EMIB, qui est une méthode de fabrication plus flexible de puce qui permet à des puces de continuer à être épissée horizontalement tout en étant empilé. Par conséquent, cette technologie peut épisser les puces multiples de 3D Foveros ensemble par EMIB pour créer un plus grand système de puce. La figure ci-dessous est un schéma de principe de la technologie Co-EMIB.

La technologie du conditionnement Co-EMIB peut fournir la représentation comparable à celle d'une puce simple. La clé à réaliser cette technologie est technologie omnidirectionnelle d'interconnexion d'ODI (interconnexion omnidirectionnelle). ODI a deux types différents. En plus des types se reliants d'ascenseur sur différents planchers, il y a également des survols reliant différentes structures tridimensionnelles, aussi bien que couches intermédiaires entre les planchers, de sorte que les différentes combinaisons de puce puissent avoir la flexibilité extrêmement élevée. La technologie du conditionnement d'ODI permet à des puces d'être reliées ensemble horizontalement et verticalement.

La Co-EMIB emploie un nouveau 3D + la 2D méthode de empaquetage pour transformer la conception de circuit intégré pensant d'un puzzle plat dans le passé à une pile de bois. Par conséquent, en plus de nouvelles architectures de calcul révolutionnaires telles que l'informatique quantique, on peut dire que CO-EMIB maintient et continue les pratiques de l'architecture et de l'écologie de calcul existantes.
11. SoIC

SoIC, également connu sous le nom de TSMC-SoIC, est une nouvelle technologie proposée par des TSMC-Système-sur-Intégrer-puces. On s'attend à ce que la technologie de SoIC de TSMC soit fabriquée en série en 2021.
Quel est exactement SoIC ? Le soi-disant SoIC est une multi-puce innovatrice empilant la technologie qui peut effectuer l'intégration niveau de la gaufrette pour des processus en-dessous de 10 nanomètres. La plupart de caractéristique distinctive de cette technologie est la structure de liaison de NO--bosse, ainsi elle a une densité plus élevée d'intégration et une meilleure représentation courante.
SoIC inclut deux formes techniques : Vache (Puce-sur-gaufrette) et wow (Gaufrette-sur-gaufrette). De la description de TSMC, SoIC est un lien direct de gaufrette-à-gaufrette de wow ou la technologie de liaison de puce-à-gaufrette de vache appartient à la technologie 3D d'entrée (Fe 3D), tandis que l'information mentionnée ci-dessus et CoWoS appartiennent pour centraliser la technologie 3D (SOYEZ 3D). TSMC et Siemens EDA (mentor) ont collaboré sur la technologie de SoIC et ont lancé les outils relatifs de conception et de vérification.
La figure ci-dessous est une comparaison de 3D IC et d'intégration de SoIC.

Spécifiquement, le processus de fabrication de SoIC et 3D IC est quelque peu semblable. La clé de SoIC est de réaliser une structure de jonction sans bosses, et la densité de son TSV est plus haute que celle de 3D traditionnel IC, qui peut être réalisé directement par TSV extrêmement petit. L'interconnexion entre les couches de puces. La figure ci-dessus montre la comparaison de la densité de TSV et de la taille de bosse entre 3D IC et SoIC. Il peut voir que la densité de TSV de SoIC est beaucoup plus haute que celle de 3D IC. En même temps, l'interconnexion entre ses puces adopte également la technologie de collage directe de NO--bosse. Le lancement de puce est plus petit et la densité d'intégration est plus haute. Par conséquent, ses produits sont également meilleurs que les traditionnels. 3D IC a une densité fonctionnelle plus élevée.
12. X-cube
Le X-cube (prolongé-cube) est une technologie intégrée par 3D annoncée par Samsung qui peut adapter à plus de mémoire dans un plus petit espace et raccourcir la distance de signal entre les unités.
Le X-cube est employé dans les processus qui exigent la haute performance et la largeur de bande, telle que 5G, intelligence, portable artificiels ou des périphériques mobiles, et les applications qui exigent la puissance de calcul élevée. Le X-cube emploie la technologie de TSV pour empiler SRAM sur l'unité de logique, qui peut adapter à plus de mémoire dans un plus petit espace.
Il peut voir du diagramme d'affichage de technologie de X-cube que, à la différence du 2D emballage parallèle précédent des puces multiples, le paquet du   3D de X-cube permet aux puces multiples d'être empilé et d'être empaqueté, rendant la structure de finition de puce plus compacte. La technologie de TSV est employée pour relier les puces, qui réduit la puissance tout en augmentant le débit de transmission. La technologie sera appliquée au 5G tranchant, AI, AR, l'HPC, puces mobiles, VR et d'autres champs.

La technologie de X-cube raccourcit considérablement la distance de transmission de signal entre les puces, vitesse de transmission de données d'augmentations, réduit la puissance, et peut adapter la largeur de bande et la densité aux besoins du client de mémoire selon les besoins de client. Actuellement, la technologie de X-cube peut déjà soutenir les processus 7nm et 5nm. Samsung continuera à coopérer avec les sociétés globales de semi-conducteur à déployer cette technologie dans une nouvelle génération des puces performantes.
Technologie du conditionnement avancée de conclusion
En cet article, nous décrivons les 12 que la plupart de courant principal a avancé des technologies du conditionnement aujourd'hui. La table suivante est une comparaison horizontale de ces technologies du conditionnement avancées de courant principal.

De la comparaison, nous pouvons voir que l'émergence et le développement rapide de l'emballage avancé a lieu principalement pendant les dernières 10 années. Sa technologie d'intégration inclut principalement le 2D, 2.5D, 3D, 3D+2D, 3D+2.5D, et sa densité de fonction est également basse. , Moyen, haut, et extrêmement haut. Les domaines d'application incluent 5G, AI, dispositifs portables, périphériques mobiles, serveurs performants, ordinateur à haut rendement, graphiques performants et d'autres champs. Les vendeurs d'application principale incluent TSMC, Intel, SAMSUNG et d'autres fabricants de puces célèbres, ceci reflète également la tendance de l'intégration de la fabrication avancée d'emballage et de puce.

En conclusion, récapitulons : le but de l'emballage avancé est à :

Améliorez la densité de fonction, raccourcissez la longueur d'interconnexion, améliorez les performances système, et réduisez la puissance globale.

L'emballage avancé propose également de nouvelles conditions pour des outils d'EDA. Les outils d'EDA doivent pouvoir soutenir FIWLP, FOWLP, 2.5D TSV et conception de 3D TSV, et doivent également soutenir la conception de multi-substrat, parce qu'un produit a une interposition de silicium (inteposer) et des substrats de empaquetage (substrat) sont souvent intégrés ensemble, et les sociétés importantes d'EDA ont lancé de nouveaux outils pour soutenir la conception et la vérification de l'emballage avancé, y compris Synopsys, cadence, Siemens EDA (mentor) participent activement.

La figure suivante montre un tir d'écran du design d'emballage avancé de l'outil de Siemens EDA XPD. La conception inclut 3D TSV et conception de 2.5D TSV, interposition, substrat, FlipChip, Microbump, BGA et d'autres éléments, qui sont détaillés et précis dans l'outil d'EDA.